Оперативное запоминающее устройство с автономным контролем

ОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз Соеетскиз(22) Заявлено 050479 (21) 2746444/18-24с присоединением заявки Мо -(23) Приоритет -1) м, Кл,з а И С 29/00 Государственный комнтет С С С Р но делам нзобретеннй н открытийДата опубликования описания 300782(54 ) ОПЕРАТИВНОЕ ЗАПОМИНАОЦЕЕ УСТРОЙСТВО С АВТОНОМНЫМ КОНТРОЛЕМ Изобретение,относится к запоминающим устройствам.По основному авт.св. М 744738 известно устройство, содержащее адресный блок памяти, соединенный с первым ассоциативным блоком памяти, второй ассоциативный блок памяти, одни из входов которого соединены с первым входом адресного блока памяти, блок управления, выходы которого подключены к управляющим входам ассоциативных блоков памяти, первый и второй коммутаторы и дешифратор, причем входы первого коммутатора подключены соответственно к первому вы" ходу дешифратора и к выходу адресного блока памяти, а выходы - к другим входам второго ассоциативного блока памяти, выходы которого соединены со входом дешифратора и одним иэ входов второго коьиутатора, другой вход которого подключен ко второму выходу дешифратора, а выход - ко 2-ому вховходу адресного блока памяти 1).В этом устройстве при обнаружении отказа в какой-либо ячейке блок управления определяет кратность ошибки и в зависимости от характера отказа адреса неработоспособной ячейки и номера отказавших разрядов фиксируются во втором ассоциативном блоке памятиили адрес неработоспособной ячейкизаписывается в аргументной части первого ассоциативного блока памяти.Недостатком этого устройства является его низкая надежность и невысокое быстродействие. При обращениико второму ассоциативному блоку памяти в работе постоянно участвуютдешифратор и два коммутатора, чтоснижает надежность и быстродействиезапоминающего устройства.Цель изобретения - повышение надежности и быстродействия устройства.Поставленная цель достигается тем,что в оперативное запоминающее устройство с автономным контролем вве"дена схема сравнения и элемент ИЛИ,причем входы схемы сравнения подключены к выходам адресного блока памяти и второго коммутатора, а выходсоединен с маркерными входами ассоциативного блока памяти, маркерныевыходы которого подключены к входам 25 элемента ИЛИ, выход которого соединенс входом адресного блока памяти.На чертеже приведена структурнаясхема предлагаемого устройства,Устройство содержит адресный блок 30 1 памяти, состоящий из адресного бло. 947912 Устройство работает следующим образом. 45 При выполнении операции чтения из оперативного запоминающего устройства происходит выборка содержимого блока 3 на регистр 4, одновременно происходит ассоциативный поиск в блоках 6 и 9. Если в блоках 6 и 9 такого адреса нет, то значение слова на регистре 4 является истинным и выдается на выход 22, Если в блоке 6 есть такой адрес, то содержимое ячейки блока, связанной с этим адресом, выдается на регистр 4 и далее на выход 22. При обнаружении адреса обращения в блоке 9, опрашивается маркерный разряд 12 данной ячейки, Если он взведен в 11, то производится выдача слова с регистра 4 без измене- НИ Я,ка 2, блока 3 запоминающих матриц, регистра 4 слова и усилителя 5 считывания-записи, причем адресный блок 1 памяти соединен с первым ассоциативным блоком 6 памяти, который имеет. функциональную часть 7 для разме щения полного слова отказавшей ячей- ки и аргументную часть 8 для запоминания адреса отказавшей ячейки, и вторым ассоциативным блоком 9 памяти, состоящим из функциональной части 10 10 .для размещения содержимого отказавших разрядов, признаковой части 11 для хранения номера отказавшего разряда, маркерной части 12 для хранения результатов сравнения и аргумент-(5 ной части 13 для запоминания отказавших ячеек адресного блока 1 памяти. Устройство содержит также блок 14 управления, выходы которого подключены к управляющим входам ассоциативных блоков 6 и 9 памяти, первый 15 и .второй 16 коммутаторы и дешифратор 17, причем входы первого коммутатора,15 подключены соответственно к первому выходу дешифратора 17 и к выхо ду адресного блока 1 памяти, а выход - к другому входу второго ассоциативного блока 9 памяти, выходы которого соединены с входом дешифратора 17 и одним из входов второго коммутатора 16, другой вход которого подключен ко второму выходу дешифратора 17, а выход - к второму входу адресного блока 1 памяти и к одному иэ входов схемы 18 сравнения, другой вход которой соединен с одним из выходов адресного блока 1, а выход с маркерными входами блока 9, маркерные выходы которого через элемент ИЛИ19 подключены к одному из входов блока 1. Адрес подается на вход 20 уст О ройства, записываемое. слово - на вход 21, .а считываемое - на выход 22,г В паузах между внешними обращениями .блок 14 управления производитконтроль исправности ячеек адресногоблока 17 памяти. При обнаружении неисправности в какой-либо ячейке блок14 управления определяет кратностьошибки,Если кратность ошибки меньше илиравна в, где в определяют иэ неравенстьа тб(1+Сод. и) (и - количество раз ряфов слова, записываемого в адресныйблок 1 памяти), то блок 14 управлениядополнительно определяет номера отказавших разрядов ячейки блока 1 и характер отказа (устойчивый 0 или .60устойчивая 1). При этом адрес неработоспособной ячейки фиксируется варгументной части 13, номера отказавших разрядов в признаковой части 11,характер отказа разряда ячейки в фун кциональной части 10 второго ассоциативного блока 9 памяти,Если кратность ошибки больше п,то адрес неисправной ячейки записывают в аргументную часть 9 первого ассоциативного блока 6 памяти,При обращении к оперативному запоминающему устройству по адресу, установленному на входе 20, происходитодновременное обращение как к адресному блоку 1 памяти, так и к ассоцитивным блокам 6 и 9 памяти.При выполнении операции записиданные со входа 21 заносят в регистр4 слова и через усилители 5 считывания-записи записывают в блок 4 запоминающих матриц по адресу, зафиксированному в блоке 2. Если при ассоциативном поиске в блоке 6 обнаруженадрес обращения, то данные с регистра 4 слова записывают в функциональную часть 7 блока 6. Если этот адресобнаружен при ассоциативном поискев блоке 9, то содержимое признаковойчасти 11 соответствующей ячейки блока9 поступает на дешифратор 17, а содержимое функциональной части 10 поступает на второй коммутатор 16. Одновременно на другой вход первогокоммутатора 15 и на один из входовузла 18 сравнения с регистра 4 словапоступает записываемое слово. Присовпадении соответствующих разрядовзаписываемого слова с содержимымфункциональной части 10 (т,е. значением состояния неработоспособных разрядов ячеек) схема 18 сравнения взводит маркерный разряд 12 соответствующей ячейки блока 9 в 1. Если содержимое функциональной части 10 несовпадает с значением соответствующего разряда регистра 4, то маркерный разряд остается в 0 состоянии, и разряды слова соответствующиеотказавшим разрядам ячейки блока 1записывают в функциональную часть 10блока 9.Если значение маркерного разряда равно 0 , то содержимое признако 11 11вой части 11 данной ячейки блока 9 поступает на дешифратор 17, входные сигналы которого подаются на вход второго коммутатора 16, Разряды слова,5 . соответствующие отказавшим разрядам ячейки блока 1 через второй коммутатор 16 из функциональной части 10 блока 9 записывают в регистр слова 4. Правильное значение слова выдается на выход 22.При обращении для записи к ячейкам, вторым отказал один разряд, при несовпадении содержимого функциональной части 10 со значением соответст вующего разряда регистра слова 4 инвертируется значение маркерной части 12.При обращении к ячейкам, в которых отказало два и более разрядов (но не больше в-разрядов) при первом несовпадении содержимого функциональной части 10 со значением соответствующего разряда регистра слова, мар-. керный разряд устанавливается в 025 до очередной паузы для проведения контроля исправности ячеек блока 1,Таким образом, предлагаемое устройство позволяет в режиме считывания при выборке слова из ячейки с отка/ завшими разрядами при взведенном в 1 маркерном разряде исключить из работы дешифратор 17, второй коммутатор 16, приэнаковую 10 и функциональную 11 части блока 9, что повышает надежность и быстродействие устройства.формула изобретенияОперативное запоминающее устройство с автономным контролем поавт.св. 9 744738, о т л и ч а ю "щ е е с я тем, что, с целью повышения надежности и быстродействия устройства, оно содержит схему сравнения и элемент ИЛИ, причем входы схемю сравнения подключены к выходамадресного блока памяти и второгокоммутатора, а выход соединен с маркерными входами ассоциативного блока памяти, маркерные выходы которогоподключены к входам элемента ИЛИ,выход которого соединен с входом адресного блока памяти.Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССРФ .744738, кл . С 11 С 29/00, 1978947912 Составитель В.РудаковРедактор Е.Кинив Техред Т. Маточка Коррек га ноР Филиал ППП Патент, г.ужгород, ул.Проектн аказ 5659/75 ВНИИП по 11303