Одноразрядное стековое запоминающее устройство

ОПИСАНИЕ ИЗОБРЕТЕНИЯ Союз СоветскнкСоциалнстнчесннкРеспубеик К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(61) Дополнительное к авт. сеид-ву(22) Заявлено 271080 (21) 3219395/18-24 5) М. КЛ.з с присоединением заявки М -С 11 С 19/00 Государственный комитет СССР по дедам изобретений н открытий(088.8) Дата опубликования описания 300782 В.Г.Александров, В.С.Князьков, О.Г.Кокаев и Н.Н.Конов зла,) Ленинградский ордена Ленина злектротехни еский,институт им.В.И.Ульянова (Ленина)(54) ОДНОРАЗРЯДНОЕ СТЕКОВОЕ ЗАПОМИНАЗЖ 1 ЕЕУСТРОЙСТВО Изобретение относится к вычислительной технике и может быть использовано при построении специализированных устройств для упорядоченногохранения и выдачи информации по безадресному принципу.Известно запоминающее устройство,предназначенное для хранения и упорядоченного считывания информации,построенное на принципе сдвигающегорегистра ),1),Недостатком такого устройстваявляется низкая надежность информа-ции, так как выход из строя одногоразряда сдвигающего регистра ведетк потере информации во всем разрядном сечении. Кроме того, присдвиге всего массива вероятностьсбоя на шинах передачи информациизависит от числа слов, хранящихсяв запоминающем устройстве.Наиболее близким по техническойсущности к предлагаемому являетсястековое запоминающее устройство, со"держащее реверсивный счетчик, выходкоторого соединен через дешифратори вентили записи информации с входомэлементов памяти, к вторым входамкоторых подключены информационныеразрядные шины устройства 2),Недостатком известного устройстваявляется низкая надежность храненияинформации и возможность ее искажения в процессе считывания.Цель изобретения - повышение надежности запоминающего устройства впроцессе считывания информации.Поставленная цель достигается тем,что в устройство, содержащее элементы памяти, первые входы которых подключены к шине записи, вторые - кшине управления записью, третьи - кодной из информационных разрядныхшин, четвертые - к шине установки в"0", пятые - к шине управления считыванием, выход элемента памяти подключен к другой разрядной шине, введены управляющие элементы памяти,первый выход каждого из которых, кроме последнего, подключен к пятомувходу каждого иэ элементов памяти,второй выход каждого управляющегоэлемента памяти соединен с восьмымвходом последующего управляющего 25 элемента памяти, первыеи вторыевходы каждого управляющего элементапамяти подключены соответственно кшинам записи и считывания, третьивходи каждого управляющего элемента 30 памяти подключены к шинам уйравлениязаписью, четвертые входы каждого Управляющего элемента памяти подключены к шине "Установка в ф 0", пятые входы каждого управляющего элемента памяти соединены с первым выходом данного управляющего элемента памяти, 5 шестой и седьмой входы каждого управляющего элемента памяти, кроме последнего, соединены соответственно с третьим выходом предыдущего управляющего элемента памяти и восьмым входом 10 последующего управляющего элемента памяти, шестой вход последнего управляющего элемента памяти подключен к шине записи.Кроме того, каждый управляющий 15 элемент памяти, кроме последнего, содержит триггер, элементы И и элемент задержки, причем выход первого элемента И является первым выходом управляющего элемента памяти, один из входов - восьмым входом управляющего элемента памяти, другой вход первого элемента И соединен с единичным выходом триггера и является третьим выходом управляющего элемента памяти, нулевой выход триггера соединен с входом элемента задержки, выход которого является вторым выходом управляющего элемента памяти, первый и второй входы триггера соединены с выходами соответственно второго и третьего элементов И, первый, второй и третий входы второго элемента И явля- ются соответственно первым, вторым и третьим входами управляющего элемента памяти, пеовый и второй входы тое тьего элемента И являются соответственно четвертым и пятым входами управляющего элемента памяти, первый и второй входы четвертого элемента И являются соответственно шес О тым и седьмым входами управляющего элемента памяти, выход четвертого элемента И соединен с третьим входом второго элемента И. Также последний управляющий элемент памяти содержит триггер, два элемента задержки и два элемента И, причем первый, второй и третий входы первого элемента И являются соответственно первым, вторым и третьим входами последнего управляющего элемента памяти, первый и второй входы второго элемента И являются соответственно четвертым и пятым входами последнего управляющего элемента памяти, выходы элементов И соединены с входами триггера, нулевой выход которого соединен с входом первого элемента задержки, выход которого является вторым выходом последнего уп равляющего элемента памяти, единичный выход триггера является первым выходом управляющего элемента памяти, вход второго элемента задержки является шестым входом последнего уп 65 равляющего элемента памяти, выходвторого элемЕнта задержки соединенс вторым входом элемента И.На чертеже приведена структураодноразрядного стекового запоминающего устройства,Устройство содержит шину записиинформации 1, шину 2 "Установка в"0", информационные разрядные шины(входную)3 и выходную 4, элементы5-8 линии задержки, входное 9 и выходное 10 слова устройства, нулевой11 и единичный 12 выходы триггерауправляющего элемента памяти (УЭП),поступающие на 1+1 слово памяти, выходные вентили 13-15 считывания информации, элементы 16-18 памяти (триггеры), входные вентили 19-21 записиинформации, вентили 22-24 установкиэлементов памяти в "0", вентили 25 и2 б управления считыванием информации,триггеры 27-29 управляющих элементовпамяти, вентили 30-32 записи информации в УЭП, вентили 33-35 установкиУЭП в "0", вентили 36 и 37 управлениязаписью информации, шины 38-40 управления считыванием в 1, (-1 и первомсловах памяти, шины 41-43 управлениязаписью в 1 ,1-1 и первое слово памяти.Устройство работает следующим образом.Из всего массива памяти запоминающего устройства в .каждый момент времени используется только информация,расположенная на границе свободной изанятой зон, Поэтому достаточно описать работу в двух режимах: записьв стек и чтение из стека.Запись информации в стек.Допустим в 1,2-2 слове устройства записана информация, т,е. втриггерах УЭП этих слов записаныединицы, Триггеры 27 и 28 находятсяв нулевом состоянии, Таким образомподготовлена схема управления записью в регистр (слово) памяти 17.Кроме того, сигнал с вентиля 37поступает на входной вентиль УЭП 31,Запись в память осуществляется черезвентиль 22, на второй и третий входыкоторого поступают сигналы с шины 3 исигнал записи информации с шины 1.После того, как записано информационное слово в триггер 28 заносится единица, которая показывает, что данноеслово памяти занято информацией, Призаписи информации в первое слово стека сигнал на разрешение записи выставляется на шине 43 не по сигналу свыхода вентиля управления записью,как при записи в последующие словастека, а непосредственно по сигналу свыхода триггера 29 УЭП первого слова.Чтение информации из стека.Допустим,с первого по 1-1 словастека заняты информацией, тогда всетриггеры УЭП этих слов, в том числеи триггеры 28 и 29 находятся в единичном состоянии. Чтение осуществляется в два такта. Сначала считывается информационное слово, а затем происходит гашение информации как в информационной части стека, так и 5 в УЭП. В рассматриваемом случае схема 2 б подготовлена сигналами с триггеров 28 и 29 и по шине 39 выдается высокий разрешающий сигнал управления считыванием информации. Через 1 О схему 15 состояние триггера 18 перепишется на выход на шину 4, После этого поступит сигнал гашения по шине 2, по которому обнулится считанное слово через вентиль 23, и с задержкой обнулится триггер УЭП через схему 34.При считывании информации из первого слова стека высокий разрешающий сигнал на шину 40 выдается не по сигналу 2 О с вентиля управления считыванием информации, как в остальных словах стека, а непосредственно по сигналу с выхода триггера УЭП 29.Надежность работы стека определяется двумя параметрами: числом передач информации по шинам в процессе чтения и надежностью элементов памяти.При использовании сдвигающего регистра число передач в процессе счи тывания информации зависит от числа разрядов в одном слове стека и от числа занятых слов памяти. При использовании бессдвигового устройства число передач не зависит от числа 35 слов, хранящихся в памяти, а определяется только числом разрядов в слове.Надежность устройства, кроме того, определяется надежностью работы 40 отдельных элементов. Отказ одного элемента в сдвигающем регистре приводит к потере информации во всем разрядном сечении, В то время, как в устройстве без сдвига информации 45 происходит потеря только в одном разряде одного информационного слова.Например, если проанализировать работу стека обаемом в двадцать слов, построенного по принципу сдвигающего регистра и по бессдвиговому принципу с точки зрения надежности, то, используя вышеизложенное, можно сказать, что надежность такого устройства, построенного по бессдвиговому принципу возрастает в двадцать раз при полностью заполненном стеке по сравнению с устройством, построенном по принципу сдвигающего регистра.60Формула изобретенияОдноразрядное стековое запоминающее устройство, содержащее элементы памяти, первые входы которых подклю чены к шине записи, вторые - к шине управления записью, третьи - к одной из информационных разрядных шин, четвертые - к шине установки в фО", пятые - к шине управления считыванием, выход элемента памяти подключен к другой разрядной шине, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности устройства, в него введены управляющие элементы памяти, первый выход каждого иэ которых, кроме последвего, подключен к пятому входу каждого из элементов памяти, второй выход каждого управляющего элемента памяти подключен к восьмому входу последующего управляющего элемента памяти, первые и вторые входы каждого управляющего элемента памяти подключены соответственно к шинам записи и считывания, третьи входы каждого управляющего элемента памяти подключены к шинам управления записью, четвертые входы каждого управляющего элемента памяти подключены к шине "Установка в "О", пятые входы каждого управляющего элемента памяти соединены с первым выходом данного управляющего элемента памяти, шестой и седьмой входы каждого управляющего элемента памяти, кроме последнего, соединены соответственно с третьим выходом предыдущего управляющего элемента памяти и восьмым входом последующего управляющего элемента, шестой вход последнего управляющего элемента памяти подключен к шине записи.12. Устройство по п.1, о т л и ч аю щ е е с я тем; что каждый управляющий элемент памяти, кроме последнего, содержит триггер, элементы И и элемент задержки, причем выход первого элемента И является первым выходом управляющего элемента памяти, один из входов- восьмым входом управляющего элемента памяти, другой вход первого элемента И .соединен с единичным .выходом триггера и является третьим выходом управляющего элемента памяти, нулевой выход триггера соединен с входом элемента задержки, выход которого является вторым выходом управляющего элемента памяти, первый и второй входы триггера соединены с выходами соответственно второго и третьего элементов И, первый, второй и третий входы второго элемента И являются соответственно первым, вторым и третьим входами управляющего элемента памяти, первый и второй входы третьего эле мента И являются соответственно четвертым и пятым входами управляющего элемента памяти, первый и второй входы четвертого элемента И являются соответственно шестым и седьмым входами управляющего элемента памяти, выход четвертого элемента И соединен с третьим входом второго элемента И.947911 3. Устройство по п.1, о т л и ч аю щ е е с я тем, что последний управляющий элемент памяти содержит триггер, два элемента задержки и два элемента И, причем первый второй) 4 и третий входы первого элемента И являются соответственно первым, вторым и третьим входами последнего уп-равляющего элемента памяти, первый и второй входы второго элемента И являются соответственно четвертым и 10 пятым входами, последнего управляющего элемента памяти, выходы элементов И соединены с входами триггера, нулевой выход которого соединен с входом первого элемента задержки, выход 5 которого является, вторым выходом последнего управляющего элемента памяти,единичный выход триггера является первым выходом последнего управляющегоэлемента памяти, вход второго элемента задержки является шестым входомпослЕднего управляющего элемента памяти, выход второго элемента задержки соедннен с вторым входом элемента И. Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССРМ 377887, кл . 0 11 С 19/00, 1968,2, "Экспресс информация", серияВТ, вып,38, 1971, реф.104 (прототип) НИИПИ Заказ 5659/7 ираж 622 Подписное илиал ППП "Патент",