Устройство для контроля цифровых интегральных схем

ОП ИСАНИЕ ИЗОБРЕТЕНИЯ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветскихСоциалистическихреспублик 1 ц 943747(5)М. Кл.6 06 Е 15/46 6 06 Г 11/22 1 Ьеударстаккай каееет Вир йо девам каааретехМ и откуыткй(54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ЦИФРОВЫХ ИНТЕГРАЛЬНЫХ СХЕМ1Изобретение относится к вычислительной технике и может быть использовано для контроля цифровых электронных схем.Известны устройства для контроля схем цифровых вычислительных машин, содержащие блок индикации, преобра" зователь-коммутатор, блок управле" ния, блок эталонов, компаратор, анализатор полярности импульсов, регистр1 о фиксации импульсов, дешифратор выделения,сшибок, блок сравнения, блок ввода и регистрации 11.Недостаток этих устройств состоит в их сложности.Наиболее близким к изобретению является устройство для автоматического контроля больших интегральных схем, содержащее компаратор и блок формирователей сигналов, сое- го динейные с контролируемой схемой, блок анализа годности, соединенный входом с выходом компаратора, а выходом - с блоком индикации годности,2коммутатор, подключенный выходом ко входу блока адреса контакта контролируемой схемы, а входом - к выходу блока управления, блок задания программы, блок распределения тестовых команд, блок задания выходных результатов, соединенный с первыми входами блока сравнения, вторые входы которой подключены к соответствующимвыходам вычислителя и блока цифро" вой индикации 2 .Недостатки этого устройства заключаются в его сложности и больших аппаратурных затратах.Целью изобретения является сокращение аппаратурных затрат.Поставленная цель достигается тем, что в устройство, содержащее генератор тактовых импульсов, группу фор" мирователей входных сигналов, выход которой является информационным вы" ходом устройства, компаратор, первый вход которого является первым информационным входом устройства, а3 9437выход соединен через регистр ошибокс выходом индикации неисправностейустройства, коммутатор, первый управляющий вход которого соединен черезрегистр управления с управляющим входом устройства, схему сравнения и регистр конечного адреса, вход которого является адресным входом устройства, введены буферный регистр, блокпамяти, счетчик адреса, триггер ре ожима и элемент И, причем входы элемента И соединены соответственно с выходами генератора тактовых импульсови .схемы сравнения, входы которой подключены соответственно к выходам регистра конечного адреса и счетчикаадреса и к адресному входу блока памяти, выходом соединенного со входомгруппы формирователей входных сигналов и вторым входом компаратора, ауправляющим входом - с первым выходом триггера режима, вход которогоявляется входом задания режима па"мяти устройства, а второй выход соединен со вторым управляющим входомкоммутатора, выход которого подключен к информационному входу блока памяти, а информационный вход - к выходу буферного регистра, информационный вход которого является вторыминформационным входом устройства,а тактовый вход подключен к выходуэлемента И и тактовым входам коммутатора и счетчика адреса,На чертеже приведена структурнаясхема устройства.Схема содержит цифровую вычислительную машину (ЦВМ) 1, регистр 2конечного адреса, схему сравнения,3, элемент И 4, генератор 5 тактовыхимпульсов, счетчик б адреса, память щ7 на сдвиговых регистрах с последовательной выборкой, триггер 8 режима (запись-считывание), коммутатор9, регистр 10 управления, группуформирователей 11 входных сигналов. 4буферный регистр 12 сдвига, контролируемая схема 13, компаратор. регистр ошибок 5.Устройство работает следующимобразом,50В исходном состоянии все регистры и счетчик 6 установлены в "0",элемент И 4 закрыт сигналом схемысравнения 3. фИз ЦВИ 1 в регистр 1 О записывается признак последовательной загрузки и позиционный код номера сдвигового регистра памяти 7, В буфер 47 4ный регистр 12 параллельным кодомзаписывается часть тестовой последовательности для одного выводаконтролируемой схемы 13, равная подлине формату машинного слова ЦВИ 1,Триггер 8 устанавливается в состояние, соответствующее режиму записиинформации в память 7.Затем в регистр 2 из ЦВИ 1 записывается код конечного адреса па мяти ИК, где И - количество разрядовбуферного регистра 12 (или Форматмашинного слова ЦВИ 1), К=1,2,3, -номер цикла зписи информации в буферный регистр 12,Схема сравнения 3 открывает элемент И 4, через который тактовыеимпульсы от генератора 5 поступают навходы счетчика б, буферного регистра12 и через коммутатор 9 на вход памяти 7. Информация из буферного регистра 12 последовательным кодом переписывается в сдвиговый регистр памяти 7, выбранный при помощи регистра 10, причем сдвиг содержимого остальных сдвиговых регистров памяти7 блокируется. Счетчик 6 суммируеттактовые импульсы, поступающие одновременно на сдвигающие входы памяти 7 и буФерного регистра 12,При достижении содержимым счетчика 6 значениякода конечного адреса, хранящегося в регистре 2, схема сравнения 3 закрывает -элемент И 4,который блокирует поступление тактовых импульсов от генератора 5 всчетчик б,На этом цикл записи информации заканчивается.Затем в буферный регистр 12 записывается из ЦВИ 1 следующее машинное слово тестовой последовательности, а в регистр 2 - конечный адрес следующего цикла записи, и цикл повторяется до заполнения выбранного сдвигового регистра памяти 7; после чего счетчик 6 и регистр 2 приводятся в исходное состояние.В регистр 10 записывается из ЦВМ 1 позиционный код номера следующего сдвигового регистра памяти 7, и процесс повторяется до заполнения необходимого количества сдвиговых регистров памяти 7, определяемого количеством выводов контролируемой схемы 13.Введенная в память тестовая последовательность из. памяти 7 подаетсяформула изобретения 5 9 Цна вход компаратора 1 й и через формирователи 11 - на входы контролируемой схемы 13, с соответствующих выходов которой сигналы поступают на другие входы компаратора 11. Результат анализа в компараторе фиксируется в регистре 15 и выдается из него на вход ЦВИ 1.Таким образом, устройство, обладая,меньшим объемом оборудования обеспечивает проверку функционирования функциональных узлов, реализованных, в .частности, на больших интегральных схемах. Устройство для контроля цифровых интегральных схем, содержащее гене" ратор тактовых импульсов, группу формирователей входных сигналов, выход которой является информацйонным выходом устройства, компаратор, первый вход которого является первым информационным входом устройства, а выход соединен через регистр ошибок с выходом индикации неисправностей устройствЬ, коммутатор, первый управляющий вход которого соединен через регистр управления с управляющим входом устройства, схему сравнения и регистр конечного адре" са, вход которого является адресным входом устройства, о т л и ч а ющ е е с я тем, что, с целью сокра 3747 6щения аппаратурных затрат, в неговведены буферный регистр, блок памяти, счетчик адреса, триггер режима иэлемент И, причем входы элемента И з соединены соответственно с выходамигенератора тактовых импульсов исхемы сравнения, входы которой под"клюцены соответственно к выходамрегистра конечного адреса и счетчи" 0 ка адреса и к адресному входу блокапамяти, выходом соединенного со входом группы формирователей входныхсигналов и вторым входом компарато"ра, а управляющим входом - с первым 15 выходом триггера режима, вход кото"рого является входом задания режимапамяти устройства, а второй выходсоединен со вторым управляющим входомкоммутатора, выход которого подклю 2 в чен к информационному входу блока па"мяти, а информационный вход - к выходу буферного регистра, информационный вход которого является вторыминформационным входом устройства, а Ь тактовый вход подключен к выходуэлемента И и тактовым входам коммутатора и счетчика адреса. Источники информации,зв принятые во внимание при экспертизе1. Авторское свидетельство СССРпо заявке У 2500199/18-24,кл. С 06 Е 1 УЙ 6, 1977.2. Авторское свидетельство СССРМ 508788, кл, 6 06 Г 15/46, 1971. Составител.ь В. Вертлибдактор А.Долинич Техред 3, Палий Корректор Г.Огар Заказ го кои йио 4/5 аушск иал ППП Патент , г. жгород, уд. Проектная,1 7 ираж 7 1 ВНИИПИ Государственно по делам изобретен 113035, Москва, Ж"35