Запоминающее устройство

О П И С А Н И Е (,1,98981ИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз Советски кСоциалистическиеРеспублик(23)приоритет ЬеуйарстеекнцЯ кемктет СССР ае алам изобретений н етернтиЯОпубликовано 07.02,82. Бюллетень М 5 Дата опубликования описания 10.02.82(.72) Авторы изобретения П. А. Зенцова и В. Д. Сафонов 7) Заявнтел УСТ РОЙС 4) ЗАПОМИНАЮ Изобретение относится к вычислитель:. ной технике и предназначено для создании полуироводниковых постоянных запоминаю ших устройств с электрическим перепрограммированием информации на основе МНОП (металл- нитрид кремния - .окисел кремния - полупроводник) запоминающих стук тур.Известно постоянное запоминающее устройство с электрической сменой информации, содержащее.матрицу МНОП , ячеек памяти, каждая из которых состоит из запоминающего и разделительного транзисторов, позволяющих использовать одну столбцовую шину общей для двух соседних ячеек, подключая каждую пару ячеек к усилителю считывания таким образом, что одна ячейка является запоминающей, а другая- опорной 13Однако указанное запоминающее устройство вследствие несимметричности схемы имеет пониженную помехоустойчивость и недостаточное время хранения информации. Наиболее близким по технической сущности к предлагаемому является постоянное запоминающее устройство, в котором каждая столбцовая шина, являющаяся обшей для каждых двух соседних ячеек, содержащих разделительный и запоминакщий транзисторы, подключает к ячейкам через соответстсвуюшие дешифруемые ключевые транзисторы разря" ды сдвигового регистра 123Недостатком такого устройства является необходимость коммутации при записи и стирании иеФормации высоковольтных сигналов передающими ключевыми транзисторами, что требует соответст венно высоковольтных схем адресных усилителей, регистра, что снижает надежность схемы. Кроме того, недостатком такого запоминающего устройства является то, что направление протекания тока в двух соседних ячейках противоположное. Это требует включения разделительного транзистора ячейки либо в цепь стока, либо в цепь истока запоминающего3 90398транзистора, изменяя крутизну ячейки и,следовательно, быстродействие схемы.Бель изобретения - увеличение надежности устройства и быстродействия присчитывании,Указанная цель достигается тем, чтов запоминающее устройство, содержащеепервую группу ключевых элементов, выполненных на транзисторах, стоки которых подключены к информационным входам 10матричного накопителя, а истоки - к. входам блока считывания-записи, одниадресные входы матричного накопителя, подключены к выходам адресного дешифратора, адресные усилители, выходы 15первого из которых подключены к другим адресным входам матричного накопителя, дополнительно введены источникопорного напряжения, нагрузочные элементы, каждый их которых выполненна транзисторе, исток которого подключен к соответствующему информационному входу матричного накопителя, затворыи стоки транзисторов нагрузочных элементов подключены к выходам соответствуюших источников питания, и втораягруппа ключевых элементов, кажный изкоторых выполнен иа транзисторе, истоккоторого подключен к соответствующемуинформационному входу матричного накопителя и к стоку транзистора соответствующего ключевого элемента перовой группы, стоки транзисторов однихключевых элементов второй группы подключены к истокам соответствующих35транзисторов ключевых элементов первойгруппы и к соответствующим входамблока считывания-записи, стоки транзисторов других ключевых элементоввторой группы подключены к стокам40транзисторов соответствующих ключевыхэлементов первой группы и к соответствующим выходам источника опорногонапряжения, затворы транзисторов первых и вторых ключевых элементов пер 45вой и второй групп соответственно объединены и подключены к соответствующимвыходам второго адресного усилителя.Кроме того, матричный ф накопительсодержит запоминающие и разделительныетранзисторы, затворы соответствующихзапоминающих транзисторов объединеныи являются одними адресными входамиматричного накопителя, затворы соответствующих разделительных транзисторов объединены и являются адреснымивходами матричного накопителя, стокисоответствующих запоминающих транзисторов объединены и являются соответст 1 4вующими информационными входами матричного накопителя, истоки соответствующих разделительных транзисторов объединены и являются соответствующими информационными входами матричного накопителя, исток каждого из запоминающих транзисторов подключен к стоку соответствующего разделительного транзистора.На чертеже представлена схема запоминающего устройства.Запоминающее устройство содержит пеовую группу ключевых транзисторов 1, стоки которых подключены к информационным входам 2 матричного накопителя 3, входы 4 блока 5 считывания-записи, выходы 6 источника 7 опорного напряжения, вторую группу ключевых элементов, каждый из которых выполнен на транзисторе 8, адресный усилитель 9, транзисторы 10, являющиеся нагрузочными элементами, источник 11 питания, одни адресные входы 12 матричного накопителя 3, адресный дешифратор 13, другие адресные входы 14 матричного накопителя 3, адресный усилитель 15. Матричный накопитель 3 содержит запоминающие транзисторы 16 и разделительные транзисторы 17.Устройство работает следующим образом. В режиме считывания нагрузочные элементы 10 закрыты и находятся в непроводящем состоянии.Для того, чтобы опросить ячейку запоминающего устройства, открываются разделительные транзисторы 17, подключенные к одному из выводов адресного усилителя 15. Разделительные транзисторы 17 каждых соседних ячеек подключены к другому из выводов адресного усилителя 15 и закрыты, исключая про текание тока через эти ячейки.Одновременно с этим от другого адресного усилителя 9 включаются транзисторы 1 первой группы ключевых элементов, От источника 7 опорного напряжения с выхода 6 подается напряжение на исток транзистора 1 первой группы ключевых элементов. Если запоминающий транзистор 16 находится в проводящем состоянии, то создается цепь протекания тока; источник опорного напряжения, выход 6, транзистор 1 первой группы ключевых элементов, информационный, выход 2, разделительный транзистор 17; запоминающий транзистор 16, информационный выход 2, тоанзистор 1 первой5 9 группы ключевых элементов, вход 4, блок 5 считывания-записи.Соседняя ячейка опрашивается, когда потенциалы нв одном из выводов адресных усилителей 9 и 15 изменяются нв противоположные, В этом случае открь 1- ваются разделительные транзисторы, 17 и транзисторы 8 второй группы ключевых элементов.Опрос ячейки происходит так, как и в первом случае, только в цепи протекания тока вместо транзисторов 1 первой группы ключевых элементов участвуют транзисторы 8 второй группы ключевых элементов, . 03981 . 6ки - к входам блока считывания-записи1одни адресные входы матричного накопителя подключены к выходам адресногодешифрвтора, адресные усилители, выходыпервого из которых подключены к другимадресным входам матричного накопителя,отличающееся тем,что,сцелью повышения надежности и быстродействия устройства, оно содержит источник опорного напряжения, нагруэочныеэлементы, каждый из которых выполненна транзисторе, исток которого подклкъчен к соответствующему инфоомационному входу матричного накопителя, затворыи стоки транзисторов нагрузочных элементов подключены к выходам соответсъвуюших источников питания, и вторуюгруппу ключевых элементов, каждый иэкоторых выполнен на транзисторе, истоккоторого подключен к соответствующемуинформационному входу матричного накопителя и к стоку транзистора соответст"вующего ключевого элемента первой группы, стоки транзисторов одних ключевыхэлементов второй группы подключены кистокам транзисторов соответствуюшихключевых элементов первой группы ик соответствующим входам блока считывания-записи, стоки транзисторов других ключевых элементов второй группыподключены к стокам транзисторов соответствующих ключевых элементов первой группы и к соответствующим выходам источника опорного напряжения, затворы транзисторов первых и вторыхззключевых элементов первой и второйгрупп соответственно объединены и подключены к соответствующим выходамвторого адресного усилители.,1В режиме записи закрыты все раз- делительные транзисторы 17 запоминающего устройстваЧерез нагрузочныеэлементы 10, затворы и стоки которыхподключены к высоковольтному источнику 11 питания (порядка 30 -35 В),на информационные шины 2 матрицы 3подается напряжение блокировки записи,Информационные шины 2 и соответственно стоки запоминаюших транзисторов16 подключаются через транзисторыпервой или второй группы ключевыхэлементов к соответствующему входу 4блока 5 считывания-записи. Если навходе 4 схемы считывания-записи имеется низкий потенциал, пооисходит записьинформации в ячейку матричного накопителя. Если вход 4 схемы считываниязаписи является плавающим", то информационная шина 2 имеет потенциалблокировки записи, и записи информации в ячейку не произойдет. 45Кроме того, устройство имеет однонаправленное протекание тока считывания через ячейку памяти от нечетной разряд-.ной шины к четной, что также повышает надежность его работы.30 В предлагаемом устройстве исключаются высоковольтные цепи адресного усилителя и блока считывания-записи, что повышает надежность и быстродействие устройства. формула изобретения Запоминающее устройство, содержашее первую группу ключевых. элементов, выполненных на транзисторах, стоки ко-торых подключены к информационным входам матричного накопителя, а исто 2. Запоминвюшее устройство по и. 1, отличаюшееся тем,что, матричный накопитель содержит запоминающие и разделительные транзисторы, затворы соответствующих запоминаюних транзисторов объединены и являются одними адресными входами матричного накопителя, затворы соответствуюших разделительных транзисторов объединены и являются адресными входами матричного накопителя, стоки соответствующих запоминающих транзисторов объединены и являются соответствующими информационными входами матричного накопителя, истоки соответствуюших разделительных транзисторов объединены и являются соответствуюшими информационными входами матричного накопителя, исток каждого из запоминающих транзисторов903981 Составитель С. Шустенкотор Н, Чубелко Техред Е, Харитончик Корректор В. Бутяг Заказ 134/3 Тираж 6 ИИПИ Государств по делам изобр 035, Москва, Ж23 Подписноеенного комитета СССРтений и открытий-35, Раушская наб., д. 4/5 13 илиал ППП Патент, г, Ужгород, ул. Проектная, 4 подключен к стоку соответствующегоразделительного транзистора,Источники информапии,принятые во внимание при экспертизе 81. Патент США % 4090257,кл. О 11 С 11/40, 1978,2. Патент США М 4103344,кл. б 11 С 11/40, 1978 (прототип).