Управляющая логическая машина

.В , НИЕ ИЗОБРЕТЕН 9ы в ляющие логичес вестнь м ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМПРИ ГКНТ СССР АВТОРСКОМУ СВИДЕТЕЛЬСТ(54)(57) УПРАВЛЯЮЩАЯ ЛОГИЧЕСКАЯ МАШИНА, содержащая коммутирующую матрицу, информационные входы которой через входной формирователь соединеныс входными шинами, а первая группавыходов через выходной формировательподключена к выходным шинам, а также.интегратор, вход которого соединенс шиной питания, а также ВБ-триггери блок памяти, о т л и ч а ю щ а яс я тем, что, с целью повышениянадежности, введены блок логическихвычислений, два коммутатора, коипаратор, блок заданий временных интер,валов, одновибратор, формирователькоманды считывания, интегрирующая идифференцирующая цепочки, три элемента И и дополнительный формировательход которого соединен с выходомкомпаратора, а выход подключен к управляющему входу первого коммутатора,информационные входы которого соеди-нены с первой группой выходов блокалогических вычислений, первая группавходов которого соединена с группойвыходов первого коммутатора, дополниИзобретение относится к автомаке и вычислительной технике. тельный выход которого через интегрирующую цепочку соединен с первым входом компаратора, второй вход которого подключен к выходу блока задания временных интервалов, при этом вторая группа входов блока логических вычислений соединена с второй группой выходов коммутирующей матрицы, третья группа входов - с группой выходов второго коммутатора, вторая группа выходов блока логических вычислений подключена к управляющим входам коммутирующей матрицы, а третья группа выходов - к информационным входам второго коммутатора, первый и второй дополнительные выходы а которого соединены соответственно с первыми В- и Я-входами ВБ-триггера а первый и второй управляющие вход подключены соответственно к единично- С му и нулевому выходам ВЯ-триггера, второй В-вход которого соединен с первыми входами первого и второго элементов И, выходом интегратора и через формирователь команды считывания с входом дифференцирующей цепоч- ф ки, выход которой соединен с первым входом третьего элемента И, второй вход которого подключен к выходу бло- ( ка памяти, а выход соединен через одновибратор с вторым Б-входом ВЯ- ффф триггера, единичный и нулевой выходыкоторого подключены соответственно к вторым входам первого и второго элеФ ментов И, выходы которых подключены ко входам записи блока памяти. ашины, содержащие коммутрицу и входной и выходной Формирователи. К недостаткам известного устройства относится низкая надежностьфункционирования,Наиболее близким техническим решением к предлагаемому является управляющая логическая машина, содержащаякоммутирующую матрицу, информационныевходы которой через входной формирователь соединены с входными шинами,а первая группа выходов через выходной формирователь подключена" к выходным шинам, а также интегратор,вход которого соединен с шиной питания, а также НЯ-триггер и блок памяти. К недостаткам известного устройст"ва относится низкая надежность функционирования.Целью изобретения является повышение надежности управляющей логичес"кой машины,Указанная цель достигается тем,что в управляющую логическую машинувведены блок логических вычислений, 25два коммутатора, компаратор, блок заданий временных интервалов, одновибратор, Формирователь команды считывания, интегрирующая и дифференцирующаяцепочки, три элемента И и дополнитель ньй Формирователь, вход которого сое-динен с выходом компаратора, а выходподключен к управляющему входу первого коммутаторе, информационные входыкоторого соединены с первой группойвыходов блока логических вычислений,первая группа входов которого соединена с группой выходов первого коммутатора, дополнительный выход которогочерез интегрирующую цепочку соединен 40с первым входом компаратора, второйвход которого подключен к выходу блока задания временных интервалов, приэтом вторая группа входов блока логических вычислений соединена с второйгруппой выходов коммутирующей матрицы, третья группа входов - с группойвыходов второго коммутатора, втораягруппа выходов блока логических вычислений подключена к управляющимвходам коммутирующей матрицы, атретья группа выходов - к информационным входам второго коммутатора,первый и второй дополнительные выходы которого соединены соответственнос первыми В- и Б-входами ВЯ-триггера, а первый и второй управляющиевходы подключены соответственно кединичному и нулевому выходам ВБ-триггера, второй Н-вход которого соединен с первыми входами первого и второго элементов И, выходом интегратора и через формирователь команды считывания с входом дифференцирующей цепочки, выход которой соединен с первым входом третьего элемента И, второй вход которого подключен к выходу блока памяти, а выход соединен через одновибратор со вторым Я-входом ВЯ-триггера, единичный и нулевой выходы которого подключены соответственно к вторым входам первого и второго элементов И, выходы которых подключены к входам записи блока памяти.Блок-схема .управляющей логической машины представлена на чертеже и содержит следующие элементы: коммутирующая матрица 1, информационные входы которой через входной формирователь 2 соединены с входными шинами 3, а первая группа выходов через выходной формирователь 4 подключена к выходным шинам 5; интегратор 6, вход которого соединен с шиной 7 питания; ВБ-триггер 8; блок 9 памяти; дополнительный формирователь 10, вход которого соединен с выходом компаратора 11, а выход подключен к управляющему входу первого коммутатора 12,информационные входы которого соединены с первой группой выходов блока 13 логических вычислений, первая группа входов которого соединена с группой выходов коммутатора 12, дополнительный выход которого через интегрирующую цепочку 14 соединен с первым входом компаратора 11, второй вход которого подключен к выходу блока 15 задания временных интервалов; вторая группа входов блока 13 логических вычислений соединена с второй группой входов комму-. тирующей матрицы 1, третья группа входов - с группой выходов второго коммутатора 16, вторая группа выходов подключена к управляющим входам коммутирующей матрицы 1, а третья группа выходов - к информационным входам коммутатора 16, первый и второй дополнительные выходы которого соединены соответственно с первыми В- и Я-входами ВЯ-триггера 8, а первый и второй управляющие входы подключены соответственно к единичному.и нулевому выходам ВЯ-триггера 8, второй В- вход которого соединен с первыми входами первого 17 и второго 18 элементов И, выходом интегратора 6 и5 8309 через формирователь команды считывания 19 с входом дифференцирующей цепочки 20, выход которой соединен с первым входом третьего элемента И 2,5 второй вход которого подключен к выходу блока 9 памяти, а выход соединен через одновибратор 22 со вторым Я- входом ВБ-триггера 8, единичный и нулевой выходы которого подключены соответственно ко вторым входам элементов И 17 и И 18, выходи которых подключенц ко входам записи блока 9 памяти.Работа управляющей логической машины осуществляется следующим образом.15 Дискретные сигналы датчиков (с контактов реле, микропереключателей, тумблеров, реле давления, уровня и т.п,) в произвольном порядке подклю чаются через входные шины 3 к входам входного формирователя 2, где они преобразуются в сигналы уровня напряжения логической "1" или логического "0", принятого для данного устройст ва, и поступают на информационные входы коммутирующей матрицы 1. К выходным шинам 5 через выходной формирователь 4 также в произвольном порядке подключаются исполнительные орга ны. Коммутация входных и выходных сигналов в зависимости от требуемой циклограммы работы управляющей логической машины осуществляется на коммутирующей матрице 1 (при помощи диодов, транзисторов, штырей и т.п.). Сигналы с коммутирующей матрицы 1 с второй группы выходов поступают на вторую группу входов блока логических вычислений 13, где осуществляет ся их логическое преобразование например, на логических (элементах И-ИЛИНЕ), а часть их, когда требуется запоминание по циклу, с третьей группы выходов блока 13 логических вычислений поступают на информационные входы коммутатора 16, где они перегруппировываются так, чтобы с первого дополнительного выхода коммутатора 16 сигнал,. который может быть импульсным, 50 поступил на первый В-вход ВЯ-триггера 8, ВБ-триггера 8 устанавливается в положение так, что на его единичномвыходе будет уровень логического "0", а на нулевом - логической "1", кото-. рый подается на второй вход элемента18, при этом на первом входе элемента И 18 присутствует сигнап логической "1". Сигнал с выхода элемента 14 6И 18 поступает на один из входов записи блока 9 памяти, где и запоминается например, перемагничивает сердечник ячейки памяти с прямоугольной петлей гистерезиса). Сигналы с единично:го и нулевого выходов ВЯ-триггера 8 подаются на первый и второй управля-. ющие входы коммутатора 16, где пере группировываются и поступают на третью группу входов блока 13 логических вычислений и используются в . логических преобразованиях по циклу. Восстановление информации, записанной в ВБ-триггер 8, при включении питания, осуществляется следующим обрезом. На вход интегратора 6 подается напряжение источника питания. При включении питания на выходе интегратора 6 появляется сигнал сброса, который подается на первые входы элементов И 17 и 18 и на второй . В-вход ВЯ-триггера 8, устанавливая на его единичном выходе сигнал логической "1", а на нулевом выходе - сигнал логического "О". По окончании сигнала. сброса на выходе формирователь 19 команды считывания появляется сигнал считывания, и передний фронт его с выхода дифференцирукаей цепочки 20 подается на первый вход элемента И 21. Одновременно по окончании сигнала сброса с выхода элемента И 17 проходит команда записи в блок 9 памяти, и на его выходе появляется импульс считывания, который поступает на второй вход элемента И 21, расширяется одновибратором 22 и поступает на второй Я-вход ВБ-триггера 8, устанавливая на его единичном выходе уровень логического "0", на нулевом - логической "1", т.е. устанавливает ВБ-триггер 8 в состояние, котороебыло до выключения питания . Если в ВБ-триггер18 до включения питания не была записана информация, т.е на единичном выходе был уровень логической "1", а на нулевом - логического "0", то при включении питания на выходе блока 9 памяти не будет импульса считывания и ВБ-триггер 8 останется в состоянии, в которое его устанавливает сигнал сброса. Когда по циклу работы требуется осуществить выдержки времени, то часть сигналов с первой группы выходов блока 13 логических вычислений поступает на информационные входы коммутатора 12, где перегруппировываются и с дополнительного выхода пос830914 Составитель П. ЧачанидзТехред Л.Олийнык Письман Р едак то рректор С. Черни ГКНТ СССР Заказ 8042 Тираж б 67 ПодписноеВНИИПИ Государственного комитета по изобретениям и открытиям 113035, Москва, Ж, Раушская наб., д. 4/5 роизводственно-и ельский комбинат "Патент", г,ужгород,Гагарина, 10 тупают на вход интегрирующей цепочки14. Задержанный сигнал с выхода интегрирующей цепочки 14 поступает напервый вход компаратора 11, на второйвход которого подается с блока 15 за-дания временных интервалов сигналвеличины временного интервала. Присравнении сигналов на входах компаратора 11 на выходе появляется сигнал, который усиливается и формируется в выходном Формирователе 10 и поступает на коммутатор 12, где перегруппировывается и поступает на первую группу входов блока 13 логических 15вычислений и используются в логических преобразователях по циклу. Послелогических преобразований сигналы с блока 13 логических вычислений поступают,на управляющие входы коммутирующей матрицы 1, где они перегруппировываются и с первой группы выходов поступают на выходной, формирователь .4 где усиливаются по мощности.Таким образом, введение в управляющую логическую машину блока логических вычислений, коммутаторов, компаратора, блока заданий временных интервалов, одновибратора, формировате" ля команды считывания, интегрирующей и дифференцирующей цепочек, элементов И и дополнительного формирователя позволило повысить надежность управляющей логической машины по сравнению с прототипом,