Цифровой импульсный фазовый дискриминатор

(23) Приоритет Государственный комитет СССР йо делам изобретений н открытий(088, 8) Дата опубликования описания 30.05.80(54) ЦИФРОВОЙ ИМПУЛЬСНЫЙ ФАЗОВЫЙ ДИСКРИМИНАТОР группе, соединен с вторыми выходамитриггеров 2..Данный дискриминатор не обеспечивает необходимого Фазового диапазона.Целью изобретения является расщирение Фазового диапазона дискриминации.Это достигается тем, что в Фазовыйдискриминатор, содержащий триггерныйфазовый дискриминатор, состоящий изтриггеров, объединенных в две группы,первые выходы которых подключены квходам цифро-аналогового преобразователя,логические элементы И,объединенные в четыре блока по числу триггеровв триггерном фазовом дискриминаторекаждая, причем выходы логических элементов И подключены к входам соответствующих триггеров, первые входы всехлогических элементов И, кроме одногов каждом блоке, первых двух блоковсоединены с первыми выходами тригге.ров, первые входы логических элементов И третьей и четвертой групп, кроме первого в каждой группе, соединеныс вторйми" выходами триггеров, введены логический элемент антисовпадения,два логических элемента ИЛИ и два логических элемента НЕ, причем входы Зо логическбго элемейта антисовпадения Изобретение относится к импульсной технике,Известен цифровой импульсно-Фазовый дискриминатор, содержащий дваканала, каждый из которых содержитсчетчик импульсов, триггер, трехвходовый логический элемент И, блок индикации и логическую схему 11.Такой дискриминатор имеет малыйдиапазон,Наиболее близким по техническойсущности к предлагаемому являетсяцифровой импульсно-Фазовый дискри.минатор, содержащий триггерный Фазовый дискриминатор, состоящий изтриггеров, объединенных в две группы,первые выходы которых подключены квходам цифро-аналогового преобразователя, логические элементы И, объединенные в четыре блока по числу триггеровв триггерном фазовом дискоиминаторе каждая, причем выходы логических элементов И подключены к входам соответствующих триггеров, первые входы всех логических элементовИ, кроме одного в каждом блоке, первых двух .блоков соединен с первыми,выходами триггеров, первые входы логических элементов И третьей и четвертой групп, кроме первого в каждой О,С.Голод, И.-Б,И.Кампо, Ш.И,Исаев и Г,Г.Олехновичсоединеныс входными шинами, один вьход логического элемента антисовпаде -иия соединен с вторыми входамилогических элементов И первого и четвертого блоков,а второй выход логического элемента антисовпадения соединен с .вторыми .входами логических элементовИ .Второго и третьего блоков, входакаждого из логических элементов ИЛИсоединены с вторыми выходами триггеров соответствующей группы, а выходы каждого логического элементаИЛИ через логический элемент НЕ подключены перекрестно к первым входампервых логических элементов И третьего и четвертого блокон.На чертеже приведена структурнаяэлектрическая схема предлагаемогофазового дискриминатора.ЦиФровой импульсный фазовый дискриминатор содержит Фазовый триггерный дискриминатор из двух групп 1,2,состоящих соответственно нз триггеров 3-10, циФроаналоговый преобразователь 11, блоки 12-15 логическихэлементов И 16-31, логический элемент антисонпадения 32, логические элементы ИЛИ 33, 34, логические элементы НЕ 35, 36, Входной сигнал подан на входные шины 37, 38. Выходной сигнал снимается с выходов 39, 40.Дискриминатор работает следующим образом.При нулевом положении всех триггеров 3-10 в группах 1, 2 триггериого фазового дискриминатора потенциалы на выходе цифроаналогового преобразователя 11 также равны нулю и ток в нагрузке дискриминатора отсутствует) таким образом, исходная точка выходной характеристики устройства проходит через начало координат. Поступающие на входы логического элемента антисовпадения 32 импульсы подвергаются фазоной селекции, в результате которой совпадающие по Фазе импульсы не проходят на вторые входы блоков 12-15 логических элементов И и состояние схемыне изменяется.Запись информации в группы 1, 2, триггеров триггерного Фазового дискриминатора осуществляется импульсами с блоков 14, 15 элементов И последовательно, начиная с первого триггера в каждой группе (1 или 2), которому соответствует первый логический элемент И блоков 14, 15, первым входом соединенный с выходом со ответствующего логического элемента НЕ 35, 36После записи логической 11 в любую из групп 1, 2 триг" герон запись в другую группу триггеров блокируется сигналом логического 01 с выходов логических элементов НЕ группы 1 или 2, в которую осуществлена запись, логической 1 ф Запись 11 в другую группу триггеров становится возможной лишь после воэнращения всех трнггерон группыв нулевое положение, что осущестнляется импульсами с блоков 12, 13 логических элементов И,Таким образом, работа триггер)ов5 групп 1, 2 происходит последовательно н соответствии со знаком фазовогорассогласования. Также последовательно происходит запись 11 ивнутри групп 1, 2 триггеров,Последовательная установка триггеров групп 1, 2 в положение логической 1 приводит к линейномуизменению тока в нагрузке (не показана) цифроаналогового преобразователя 11 до тех пор, пока все триг 15 геры соответствующей группы не окажутся н положении 1. Дальнейшеепоступление импульсов на тот же входустройства изменить состояния схемыне может,и выходная характеристика33 дискриминатора с этого момента имеетнид типа ограничение 1. Так как периоду следования импульсов соотнетстнует 21 с. радиан, то линейный Фазовый диапазон дискриминации предлагаемого р 5 дискриминатора составляет +2%и радиан (п - число импульсов заполнения групп триггеров фазового дискриминатора),При поочередном поступлении импульсов на входные шины триггеры групп 1, 2 будут поочередно, начиная с первых, работать н режиме установка 1 - устанонка 0.При этом через нагрузку цифроаналогогоного преобразователя 11 будут протекать импульсы тока, ширина которых пропорциональна фазовому рассогласованию, а с учетом постоянства нх амплитуды среднее значение процесса также будет пропорционально Фазоному 40 рассогласонанию. Если разность фазмежду импульсами на входах дискриминатора становится больше 2 Л радиан, т.е. периода следования, то соответствующий триггер группы 1 или 2 (в зависимости от знака Фазового рассогласования) остается в положении логической ф 1, а последующий начинает работать, выделяя Фазоное рассогласование за вычетом 2 л радиан.Предыдущий триггер при этом является по существу элементом памяти, к содержимому которого добавляется среднее значение широтно-модулированногоимпульса последующего триггера, Такимобразом, к концу линейного участка 55 -характеристики элемейтарного триггер.но-фазового дискриминатора, представляющего собой триггер группы 1 илипримыкает начальный участок характеристики последующего элементарного щ триггерного Фазового дискриминатораи т.д.В целом устройство работоспособно в широком диапазоне частот. Разрешающая способность его определяется у чувствительностью логического элемен/38135 1 ПИ Эаказ 2829/3 ираж 995 Подписноежгород, ул. Проектная, 4 ПП Патент та антнсовпадения 32, крутизной фрон,тов применяемых элементов и линейностью цифроаналогового преобразователя 11.Формула изобретенияЦифровой импульсный фазовый дис криминатор, содержащий триггерный фазовый дискриминатор, состоящий из триггеров, объединенных в две группы; первые выходы которых подключены к входам цифроаналогового 10 преобразователя, логические элементы И, объединенные в четыре блока по числу триггеров в триггерном фазовом дискриминаторе каждая, причем выходы логических элементов И подключены к входам соответствующих триггеров, первые входы логических элементов И, кроме одного в каждом блоке, первых двух блоков соединень 1 с первыми выходами триггеров, первые входы всех, кроме первого в каждой группе, логических элементов И третьего и четвертого блоков соединены с вторыми выходами триггеров, о т л и ч а ю щ и й с я тем, что, с целью увеличения фазового диапазона дискриминации, в него введены элемент антисовпадения, два логическихэлемента ИЛИ и два лОгических элемента НЕ, причем входы логическогоэлемента антисовпадения соединеныс входными иннами, один выход логического эйемейта-"антйсовпадения соединен с вторыми входами логическихэлементов И первого и четвертогОблоков, а второй выход логическогоэлемента антисовпадения соединен свторыми входами логических элементоВИ второго и третьего блоков, , входыкаждого из логических элементов ИЛИсоединены с вторыми выходами триггеров соответствующей группы, а выходыкаждого логического элемента ИЛИчерез логический элемент НЕ подключены перекрестнок первым йходам пер"вых логических элементов И третьегои четвертого блоков,Источники информации,принятые во внимание при экспертизе1. Патент Японии Р 33309,кл. 110 Н 2, 28,1267,2. Патент ФРГ Р 1301365,кл. Н 03 К, 08,05.67,