Устройство для вычисления корняквадратного из суммы квадратов
Похожие патенты | МПК / Метки | Текст | Заявка | Код ссылки
Номер патента: 813424
Автор: Заворохин
Текст
ОП ИСАНИЕИЗОБРЕТЕН ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ц 813424 Сфез СоаетскикСфцналистическихРеснфбнин(23) Приоритет ВФРЭФспюай кент В.ИР лйкю кзебфеща и аткйпкй. А, Заворохин зебретения аявитель Р.1 Ь 31",".ЕЕА РОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ КОРНЯВАДРАТНОГО ИЗ СУММЫ КВАДРАТОВ 54 УС Изобретение относитсной технике и может бытв системах обработки в(ни, где требуется опредепо заданным коардинатамили в пространстве, либоплексных сигналов, наприспектроанализаторах.Известны устройства,определение величины ксриз суммы квадратов дуниверсальные ЭВИр кванные устройства 1 . первойтор я к измерительь использовано реальноМ време- лять расстоянияна плоскости амплитуды коммер в цифровых Недостатком известного устройства является низкая точность определения 1 ьн+ йд . Тон, есин прн 1 = О ипн )Я= О погрешность определении 6 йй равна нулю, то прн Ю =- 2)91 или 161= 2 она состамяег окопа 12%.Иель изобретения - повышение точности определения 1 Рййь шн.тПоставленная цель достигается тем, что в устройство ддя вычисления корни квадратного из суммы квадратов, содержащее первый и второй элементы выделения модуляр входы которых соединены со входами устройства, коммугаторр яойсоединенный первым упрамяющим входом к выходу первой схемы сравнении и первый сумматор, введены сумматоры, третий элемент выделения модуля, вычигаюедир вторая схема сравнения и блок умножения на коэффициент, причем входы второго сумматора к первого вычигателя подключены к выходам первого и вгообеспечивающиеня квадратноговеличин, какраи специадизировух та устройства либоИнедостаточное быстие многотактовоститочность,к предлагаемомусодержащее первыйделения модуля,ены со входамиор, подсоединенныйвходом к выходу Однако известныесложны, либо имеютродействие (вследстввычисления) или малуюНаиболее близкимямяется устройство,и второй элементы вьвходы которых соединустройства, коммутатпервым управляющим авнення и первый суммаления модуля, входы которых соединены со входами устройства, коммутатор, подсоединенный первым управляющим входом к выходу первой схемы сравнения, и пер;. выйсумматор,отличающееся З тем, что, с целью повышения точности, в него введены сумматоры, третий элемент выделения модуля, вычитатели, вторая схема сравнения и блок умножения на коэффициент, причем входы второго сум- й матора и первого вычитателя подключены к выходам первого и второго элементов1 выделения модуля, вход третьего элемента выделения модуля соединен с выходом первого вычитателя, выход второ- д го сумматора подключен к первым входам второго вычитателя, третьего и четвертого сумматоров и второй схемы сравнения, вторые входы которых соединены с выходом третьего элемента выде ления модуля, выход четвертого сумматора подключен ко входу блока умножения на коэффициент, выход третьегосумматора соединен первыми входами первого сумматора и третьего вычитателя, вто- И рые входы которых подключены соответственно к выходу второго вычитателя; 813424 бсоединенного с первым входом пятогосумматора и выходом пятого сумматора,второй вход которого подключен к выходупервого сумматора, выход втсрого вычи -тателя соединен с первым входом первойсхемы сравнения, втсрой вход котсрой соединен с выходом третьего сумматора,выход второй схемы сравнения соединенсо вторым управляющим входом коммутатора, первый, второй и третий инфсрмационные входы коммутатора подключенысоответственно к выходам третьего вычитателя, первого сумматора и блока умножения на коэффициент,2, Устройство по и. 1, о т л и ч аю щ е е с я тем, что блок умножения накоэффициент выполнен из двух паследова-тельно соединенных сумматоров, выходыодного из которых соединены между собой со сдвигом на два разряда, а другого - на три разряда.Источники информации,принятые во внимание при экспертизе1, Авторское свидетельство СССР813424 Шелобарош Составител ехред Н.М аКорректор Н, Бабинец,1Подписное Н илиал ППП "Патент", г. Ужгород, ул. Проектная каэ 773/62 Тираж ВНИИПИ Государственног по делам изобретений и 113035, Москва, Ж, Р
СмотретьЗаявка
2744775, 02.04.1979
ПРЕДПРИЯТИЕ ПЯ В-8685
ЗАВОРОХИН ИГОРЬ АЛЕКСАНДРОВИЧ
МПК / Метки
МПК: G06F 7/552
Метки: вычисления, квадратов, корняквадратного, суммы
Опубликовано: 15.03.1981
Код ссылки
<a href="https://patents.su/4-813424-ustrojjstvo-dlya-vychisleniya-kornyakvadratnogo-iz-summy-kvadratov.html" target="_blank" rel="follow" title="База патентов СССР">Устройство для вычисления корняквадратного из суммы квадратов</a>
Сумматор по модулю пятнадцать
Номер патента: 1605225
Опубликовано: 07.11.1990
Автор: Музыченко
МПК: G06F 7/49
Метки: модулю, пятнадцать, сумматор
...сумматора формируется код числа Е = (Х + У),15.В случае, когда в сумматоре отсутствуют элементы ИЛИ 42 и И 43, его функционирование полностью совпадает с приведенным в таблице, кроме случая Х = У = 1111. В данном случае на выходах сумиатора формируется код числа Е = 1111, являющийся неприведенным кодои остатка суммы Х + У по модулю янадцат. 5О 15 Формула из обретения Сумматор по модулю пятнадцать, содержащий элементы И, ИЛИ и четыре сумматора по модулю два, о т л и - ч а ющи й с я тем, что, с целью повышения быстродействия, сокращений объема оборудования и расширения функциональных возможностей за счет обеспечения суммирования произвольных чисел, в него введены четыре элемента ИЛИ-НЕ, причем входы -го элемента И и -го суииатора по...
Устройство для воспроизведения функций табличным методом
Номер патента: 1153320
Опубликовано: 30.04.1985
Авторы: Дворецкий, Ещин, Заволокин, Заровский, Назьмов
МПК: G06F 1/02
Метки: воспроизведения, методом, табличным, функций
...подключен к первомувходу первого сумматора, второй входкоторого подключен к выходу второгоблока памяти, адресный вход которого 30соединен через второй дешифратор свыходом младших разрядов регистравходного слова, дополнительно введены счетчик адреса, второй и третийсумматоры, третий блок памяти, блок З 5 умножения, регистры старших и младших разрядов приращений и элемент НЕ,вход которого соединен с тактовымвходом устройства, входом разрешениязаписи счетчика адреса и тактовымвходом регистра выходного слова,выход которого соединен с первымвходом сумматора, выходы старших имладших разрядов которого соединенысоответственно с информационнымивходами регистра старших и регистрамладших разрядов приращений, тактовые входы которых соединены с выхоз...
Сумматор по модулю
Номер патента: 570052
Опубликовано: 25.08.1977
МПК: G06F 7/50
...сложения-вычитания переход через модуль Р сумматора.Однако, если истинный результатформируется на непозиционной части сумматора, то время образования истинного резульчата складывается из времени сложения на позиционном сумматоре и времени сложения суммы с дополнением Р.Цель изобретения - повышение быстродействия в связи с сокрашением времени фор- у, мирования истинного результата.Достигается это благодаря тому, что первая группа входов позиционного сумматора подключена к выходам блока инвертирования кода, а вторая группа входов - к шинам второго числа.На чертеже дана блок-схема предлагаемого сумматора по модулю.Она содержит блок 1 инвертирования кода, шины 2 первого числа, шины упоавления 3, позиционный сумматор 4,...
Сумматор по модулю три
Номер патента: 1057941
Опубликовано: 30.11.1983
Авторы: Кочнев, Стеценко, Шароватов
МПК: G06F 7/50
...Сигнал навыходеэлемента 00+1 0 0 0 + 0 01 0 О0 0 + 0 0 +1 0 0 +1 0 ф + 0 О О + + О +О + М " 1 1 +1 В табл. 1 представлена работа троичного логического элемента. 30+1 Таблица О ф 0 0 + 0 Сигнал элемента на входе Сигнал на выходеэлемента Суммирующий+ о о 0 О О 0 О О 0 0 О 0 0 0 0 0 0 0 0 0 О 0 0О + 0,0 +1 0 О Сигнал элемента на входе пеевте и еее Суммирующим ВычитающииГТ 0 О + Ы О ОФ 1057941Продолжение табл. 1 Продолжение табл. 1 Сигнал навыходеэлемента Сигнал навыходеэлемента Сумм 1О О О ф О ф О+ +1 О +ч++ 41 +1 ф + + От т е е ее т еа ееет ттт ттт т,т 15 Сумматор по модулю три работаетпотактно (Фиг, 2), система тактовыхимпульсов - трехФазная (сигналы 517, при этом каждый разряд очередногцетырехразрядного числа поступает с 20...
Сумматор по модулю три
Номер патента: 1153324
Опубликовано: 30.04.1985
МПК: G06F 7/49
...сумматора определяется временим последовательного срабатывания элементовсамой длинной цепочки, состоящей из 20первого, третьего, шестого элементов И, второго элемента ИЛИ, второготриггера, пятого элемента И, первого элемента ИЛИ и первого триггера, и равно Т=бТ +2 Т , где Т - время срабатывания одного логическогоэлемента; Т- время переключениятриггера из одного состояния в другое.Целью изобретения является повы- ЗО щенное быстродействие сумматора помодулю три.Поставленная цель достигаетсятем, что сумматор по модулю три, содержащий первый и второй триггеры, 35 прямые выходы которых соединены ссоответствующими выходами сумматора,содержит первый, второй и третийэлементы ИСКЛЮЧАЮЩЕЕ ИЛИ, причем Квходы и тактовые входы первого и вто...
Предыдущий патент: Вычислительное устройство дляреализации алгоритма волдера
Следующий патент: Устройство для умножения частотно-импульсных сигналов
Случайный патент: Двоичный сумматор