Запоминающее устройство с самоконтролем

Союз СоветскихоциалистическихРеспублик 7845 ИЗ АВТОРСКОМУ СВИДЕТЕЛЬСТВУ 1) Дополнительное к авт. сеид-ву -1)М. Кл. С 11 С 29/00(21) 2697818/18-24 (5ийо80, Бюллетень М 9 36описания 300%80 дарственный комитеСССРделам изобретенийи открытий.В. Слюсарь и Н.М. Тока 71) Заявитель 54) ЗАПОМИНАОЦЕЕ УСТРОЙСТВО С САМОКОНТРОЛЕМ областичастности,стройст Изобретение относится к вычислительной техники, вк запоминающим устройствамИзвестны запоминающие ува с самоконтролем 11, ИОдно из известных устройств содержит матрицы памяти, регистры, блок управления транслятором, блок анализа ошибок, блоки контроля четности 1 О и коррекции ошибок, дешифраторы 11 .К недостаткам этого устройства относятся большие аппаратурные затраты и низкое быстродействие устройства. 15Из известных устройств наиболее близким техническим решением к изобретению является запоминающее устройство с самоконтролем, содержащее накопитель, блок кодирования, блок 2 О анализа ошибок, блок коррекции ошибок, причем первые входы накопителя соединены с адресными входами устройства, вторые входы - с выходами блока кодирования, входы которого 25 подключены к выходам регистра слова, первый выход блока анализа ошибок соединен с первым контрольным выходом устройства, первый вход и второй выход - соответственно с первым и вторым вХодами блока коррекции ошибок, выход которого и вход регистра слова подключены соответственно к информационным выходу и входу устройства 12 .Недостатками этого устройства являются большие аппаратурные затраты, уменьшение. быстродействия запоминающего устройства из-эа повторного считывания информации при выполнении контроля блоков устройства, отсутствие возможности контроля блока анализа ошибок устройства.Цель изобретения - повышение быстродействия и упрощение устройства.Поставленная цель достигается тем, что устройство содержит. блок анализа декодируемых сигналов, имитатор сигналов ошибки, коммутатор, элементы И, причем первый вход и выход блока анализа декодируемых сигналов подключены соответственно к первому и второму контрольным выходам устройства, второй вход - к первому выходу имитатора сигналов ошибок, вход которого соединен с первым управляющим входом устройства, второй выход - со вторым входом коммутатора, выход которого подключен ко второму входублока анализа ошибок, первый вход -к первому выходу элементов И второй выход которых соединен с первымвходом блока анализа ошибок, а первый вход - с выходом накопителя; второй вход элементов И и третийвход коммутатора подключены соответственно ко второму и третьему управляющим входам устройства.При этом имитатор сигналов ошибок целесообразно выполнить содержащим шифратор и кольцевой распределитель сигналов, причем вход кольцевого распределителя сигналов подключен ко входу имитатора сигналовошибок, а выходы - ко входам шифратора, выходы кольцевого распределителя сигналов и выходы шифратора соединены соответственно с первыми ивторыми выходами имитатора сигналовошибок.Блок анализа декодируемых сигна Олов целесообразно выполнить содержащим группу элементов "Неравнозначность" и элемент ИЛИ, причем входыэлементов "Неравнозначность" подключены ко входам блока анализа декодируемых сигналов, а выходы - ко входам элемента ИЛИ, выход которогосоединен с выходом блока анализадекодируемых сигналов.На фиг. 1 изображена блок-схемаописываемого устройства; на фиг,2блок-схема имитатора сигналов ошибок,предпочтительный вариант выполнения;на фиг. 3 - блок-схема блока анализадекодируемых сигналов, предпочтительный вариант выполнения,Устройство (см.фиг.1) содержитнакопитель 1, блок 2 коррекции ошибок, блок 3 аналзиа ошибок, информационные выход 4 и вход 5, адресныевходы 6, первый 7 и второй 8 контроль- щоные выходы и первы 9, второй 10,третий 11 управляющие входы устройства, блок 12 кодирования, регистр13 слова, блок 14 анализа декодируемых сигналов, имитатор 15 сигналоэ ошибок, элементы И 16, коммутатор 17, выходы 18 и 19 имитаторасигналов ошибок.Первые входы накопителя 1 .соединены с адреснывж входами б устройства, вторые входы - с выходами блока12 кбдироэания, вхоцы которого подключены к выходам регистра 13 слова.Первый выход блока 3 анализа ошибоксоединен с первым контрольным выходом7 устройства,парвый вход и второй выход "- соответственно с первым и вторым входами блока 2 коррекции ошибок,выход которого и вход регистра 13 словаподключены соответственно к информационным выходу 4 и входу 5 устрой- бОства.Первый вход и выход блока 14 анализа" декодируемьй"сигналов подключенысоответственно к первому 7 и второму8 контрольным выходам устройства.Второй вход блока 14 соединен с первым б 54 Ша М ВЕШ Ш 1 0 0 0 О 1 0 О 0 0 1 0 О 0 0.1 1 1 11 1О 11 О 0 11 0 1 1 1 1 выходом имитатора 15 сигналов ошибок, вход которого связан с первымуправляющим входом 9 устройства, второй выход - со вторым входом коммутатора 17, первый вход которого подключен к первым выходам элементовИ 16, а выход - ко второму входу блока 3 анализа ошибок,Первый вход блока 3 соединен совторым выходом элементов И 16, первый вход которых подключен к выходунакопителя 1. Второй зход элементовИ 16 и третий вход коммутатора 17соединены соответственно со вторым10 и третьим 11 управляющими входамиустройства.Имитатор сигналов ошибок (см.Фиг. 2) имеет выходы 18 и 19 и содержит кольцевой распределитель 20 сигналоэ и шифратор 21. Выходы кольцевого распределителя 20 сигналов подключены ко входам шифратора 21, авход и выходы - соответственно ковходу 9 и первому выходу 19 имитаторасигналов ошибок (вход 9 является входом устройства), Выходы шифратора 21соединены со вторым выходом 18 имитатора сигналов ошибок.Блок анализа декодируемых сигналов(см.фиг.3) содержит группу элементовНеравнозначность 22 и элементы ИЛИ 23.1Выходы элементов Неравнозначность. 22подключены ко входам элементов ИЛИ 23,а входы элементов 22 и выход элементов ИЛИ 23 - соответственно ко входам и выходу блока 14 анализа декодируемых сигналов.Устройство работает следующим образом,Блок 12 кодирования предназначендля Формирования дополнительных (контрольных) разрядов информационногослова, записанного в регистр 13 слова.Блоки 2 и 3 предусмотрены для обнаружения и исправления ошибок э считываемой из накопителя 1 информации.Обнаружение ошибок осуществляетсяблоком 3 анализа ошибок, исправлениеблоком 2 коррекции ошибок.Имитатор 15 сигналов ошибок служит для Формирования сигналов, имитирующих неисправность накопителя 1или элементов И 16,Блок 14 производит анализ работоспособности блоков 2 и 3 в режимеконтроля.Рассмотрим работу запоминающегоустройства, работающего с модифицированным кодом Хэмминга, построенным по следующему принципу.Позиции разрядов1 2 3 4 5 6 7 8 К К КК 4767845 В данном примере четыре дополнительных (контрольных К - К ) разря 4 да позволяют исправить одиночную ошибку (сбой) и определить наличие двойной ошибки (сбоя).В режиме чтения .информации из накопителя 1, блок 3 анализа ошибок анализирует считываемое слово вмесТе с дополнительными разрядами, поступающими через коммутатор 17, и при наличии одиночной ошибки (сбоя), выдает и блок 2 коррекции ошибок управ- о лянщий сигнал, по которому производится инверсия соответствующего разряда и последующая выдача слова на выход 4 устройства. Подключение соответствующих входов коммутатора 15 17 осуществляется по управляющему сигналу, поступающему по входу 10 от устройства управления (на Фиг.1 не показано).О наличии одиночной ошибки (сбоя) ЭО или двойной ошибки (сбоя) блок 3 анализа ошибок информирует" устройство управления, формируя соответствующий сигнал на контрольном выходе 7 устройства.В случае отсутствия обращения к запоминающему устройству или проведения операции "Записьф проводится контроль блоков 2 и 3. Процесс контроля подразделяется на несколько этапов и зависит от силы корректирующего ЗО кода. Вид кода может быть следующий: 0111 р 1000 и т.д. Блок 3 анализа ошибок формирует сигнал наличия одиночной ошибки (сбоя), который поступает на первый вход второго элеменита Неравнозначность 22, на второй вход которого поступает сигнал с выхода 19 кольцевого распределителя 20.Таким образом контролируется правильность функционирования блоков 2 и 3, участвующих в формировании сигнала при наличии двукратной ошибки (сбоя),Технико-экономические преимущества описынаемого устройства заключаются в повышении .быстродействия запоминающего устройства за счет отсутствия потерь времени на контроль входящих в него блоков, что повышает надежность устройства, и в уменьшении аппаратурных затрат, например н три раза, по сравнению с прототипом, что существенно упрощает устройство Формула изобретения 1. Запоминающее устройство с самоконтролем, содержащее накопитель, блок кодирования, блок анализа ошибок, блок коррекции ошибок, причем первые входы накопителя соединены с адресными входами устройства, вторые входы - с выходами блока кодирования, входы которого подключены к выходам регистра слова, первый ныход блока анализа ошибок соединен с первым контрольным выходом устройства, первый вход и второй выход соединены соответственно с первым и вторым входами блока коррекции ошибок, выход которого и вход регистра слова подключены соответственно к информационным выходу и входу устройства, о тл и ч а ю щ е е с я тем, что, с целью повышения быстродействия и упрощения устройства, оно содержит блок анализа декодируемых сигналов, имитатор сигналов ошибки, коммутатор, элементы И, причем первый вход и выход блока анализа декодируеьых сигналов подключены соответственно к первому и второму контрольным выходам устройства, второй вход - к первому выходу имитатора сигналов ошибок, вход которого соединен с первым управляющим входом устройства, второй выход - со вторым входом коммутатора, выход которого подключен ко второму входу блока анализа ошибок, первый вход - к первому выходу элементов И, второй выход которых соединен с первым входом блока анализа ошибок, а первый вход - с выходом накопителя, второй вход элементов И и третий вход коммутатора подключены соответственно ко второму и третьему управляющим входам устройства. В данном случае проверку блоков 2 и 3 можно осуществить в три этапа (этапы выполняются последовательно, З 5 в периоды отсутствия обращения к запоминающему устройству или при проведении операции "Запись" ).Проверяется работа блоков 2 и 3; в случае ошибки; при наличии одиноч Ной ошибки если есть двойная ошибка.В режиме контроля устройство управления запоминающим устройством закрывает элементы И 16 и формирует сигнал на входе 9, который добавляет +1 в кольцевой распределитель 20 (см.фиг.2). На выходе элементов И 16 формируется код вида 11111111 с дополнительными разрядами 1111.Сигнал, Формируемый блоком 3 анализа ошибок, указывает на отсутствие ошибок в считываемом слове. Сигнал отсутствия ошибки поступаетй на первый вход первого элемента Неравнозначностьн 22 (см, Фиг. 3), на второй вход этого же элемента прохо дит сигнал с первого выхода кольцевого распределителя 20, с выхода 19 имитатора 15 сигналов ошибок. При совпадении сигналов на выходе 8 устройства сохраняется сигнал "Не ошибка".На следующем этапе контроля на выходе шифратора 21 (см.фиг.2) формируется код, который через коммутатор 17 поступает на вход блока 3 и имитирует Одиночную Ошибку (сбой)е д(2. Устройство по п.1, о т л и ч аю щ е е с я тем, что имитатор сигналов ошибок содержит шифратор и коль- ценой распределитель сигналов, причем вход кольцевого распределителя сигналов подключен ко входу имитатора сигналов ошибок, а выходы - ко входам шифратора, выходы кольцевого распределителя сигналов и выходы шифратора соединены соответственно с первыми и вторыми выходами имитатора сигналов ошибок.3. Устройство по п.1 и п. 2, о тл и ч а ю ш е е с я тем, что блок анализа декодируемых сигналов содержит группу элементов"Неравнозначность"и элемент ИЛИ, причем входыэлементов Неравнозначность подклю- ((1чены ко входам блока анализа декодируемых сигналов, а выходы - ковходам элемента ИЛИ, выход которогосоединен с выходом блока анализадекодируемых сигналов.Источники информации,принятые во внимание при экспертизеЭкспресс-инФормация, серия ВТ,1976, Р 14, с. 2,2. Корнейчук В,И. Запоминающиеустройства ЦВМ. Киев, "Техника", 1976,с. 144 (прототип)Э