Оперативное запоминающее устройство на мдп-транзисторах

ОП ИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ в 744726 Союз СоветскикСоциаиистическикРеспублик 1) Дополнительное к авт. свил 4 (21) 202 в 1) М. Кл,1824/18-2(22) Заявлено 29.04с присоединением з ки-11 С 15/00 3) Прворит дарстееииыи комитет СССР ллетеньУДК 621.37(088.8) 0.0(з о делам изобретений публикован открытий ия 05.0 та опубликования описИзобретение относится к автоматике и вычислительной технике.Известны линамическне запоминающие устройства, содержащие матрицу четырех- транзисторных запоминающих элементов с транзисторами прелварительного . заряда столбцов и выхолными вентильными транзисторами столбцов, лешнфраторы строк и столбцов, кажлый выход которых соединен с соответствующей шиной строки или столбца через вентильный транзистор и буферную ячейку, инверторы кода адреса, логические схемы (11.Недостатком таких запоминающих устройств является необходимость" периодического прерывания обращений к запоминающим устройствам (на 32 - 64 за каждые 1 - 2 мс лля провелення регенерации информации во всех запомннакнцих элементах),Такие прерывания приводят к потере машинного времени.Наиболее близким к данному техническому решению является оперативное запоминающее устройство (ОЗУ), выполненное с использованием МДП-транзисторов, содержащее матрицу четырехтранзисторных запомннакццих элементов, адресные входы которых в строках, а разрялные -- в столб.цах, соответственно объединены, при этом разрядные входы соединены соответственно со стоками выходных вентильных транзисторов столбцов и истоками транзисторов прелварительного заряда столбцов, причем стоки последних соединены с шиной питания, истоки выходных вентильных транзисторов столбцов соединены ссютветственно с раз.рядными шинами устройства, а затворы - соответственно с истоками буферных транш зисторов разрядных формирователей, затворы которых соединены соответственно с ис.. токами вхолных вентильных транзисторовразрядных формирователей, стоки вхолных веитильных транзисторов разрялных формирователей соединены с соответствующими выходами дешифратора столбцов, входы которого соединены с соответствующими выходами блоков формирования прямого и инверсного кода алреса, дешифратор строк, входы которого соединены с соответствующими выходами блоков формирования прямого.и инверсного кода адреса, а выходы - соответственно со стоками входных вентильных транзисторов адресных формирователей, истоки вхолных вентильных транзисторовадресцы:с формирователей соединены соответственно с затворами буферных транзис торов адресных формирователей, причем входы всех блоков формирования прямого и инверсного кода адреса соединены с соответствующими входными шинами кода адреса устройства 2.Такое устройство также обладает недостаточным быстродействием.Цель изобретения - повышение быстродействия ОЗУ.Для достижения указанной цели устройство дополнительно содержит транзисторы предварительного разряда строки, истоки которых соединены с шиной нулевого потенциала, затворы - с затворами транзисторов предварительного заряда столбцов и с выходом элемента НЕ-ИЛИ, а стокисоответственно с истоками двух выходных вентильных транзисторов адресных формирователей в каждом адресном формирователе, причем сток и затвор первого выходного вентильного транзистора в каждом адресном формирователе соединен соответственно с истоком и стоком буферного транзистора, а сток и затвор второго выходного вентиль- ного транзистора - с истоком и стоком дополнительного буферного транзистора, затвор которого соединен в каждом адресном формирователе с истоком дополнительного входного вентильного транзистора, сток дополнительного входного вентильного транзистора в каждом адресном формирователе соединен с соответствующим выходом дешифратора строк, причем первая и втораяшины импульсного питания устройства подключены ко входам элемента ИЛИ, выход которого соединен со входами импульсного питания дешифраторов строк и формирователя прямого и инверсного кода адреса, третья шинак первому входу элемента НЕ-РИИ, к затворам входных вентильных транзисторов адресных и разрядных форми- рователей и стокам дополнительных буферных транзисторов адресных формирователей, а четвертая шина - ко второму входу элемента НЕ-ИЛИ, стокам буферных транзисторов адресных и разрядных формирователей и затворам дополнительных входных вентильных транзисторов адресных формирователей.На чертеже изображена функциональная блок-схема оперативного запоминающего устройства ца МДП-транзисторах.Устройство содержит блокформиро. " вания прямого и инверсного кода адреса; нагрузочные транзисторы 2, связанные с ним вецтильный транзистор 3 и стробирующий . транзистор 4. К блоку 1 подключены дешифратор 5 строк и дешифратор б столбцов, дешифратор 5 строк включает нагрузочный транзистор 7 и соединенные с ним вентиль-ные транзисторы 8, с которыми связаны входные вентильные транзисторы 9 и дополнительные входные вентильные транзисторы О адресных формирователей 11, которые также включают буферные транзисторы 12 и дополнительные буферные тран.зисторы 13, соединенные через выходныевентильные транзисторы 4 с транзисторами5 предварительного разряда строки. Элемент 16 НЕ-ИЛИ подключен через тран.зисторы7 предварительного разряда столбцов к матрице 18 четырехтранзисторных запоминающих элементов 19, подключенных квыходным вентильным транзисторам 20столбцов. Элемент 21 ИЛИ соединен с бло 16 комформирования прямого и инверсногокода и дешифратором 5 строк, Разрядныеформирователи 22, включающие буферныетранзисторы 23 и соединенные с ними вентильные транзисторы 24 подключены к эле.менту 16 НЕ-ИЛИ и к дешифратору 6 столбцов,Устройство содержит разрядные шины 25матрицы, шину 26 нулевого потенциала, шины 2 - 30 импульсного питания, входнуюшину 3 кода адреса, пину 32 питания,е выходную разрядную шину 33 устройства.В матрице 8 четырехразрядных запоминающих элементов 19 адресные входы в строках и разрядные в столбцах соответственнообъединены, разрядные шины 25 соединенысоответственно со стоками выходных вецтильф ных транзисторов 20 столбцов и истокамитранзисторов 17 предварительного зарядастолбцов, причем стоки. последни.х соединены с шиной 32 питания; истоки выходныхвентильных транзисторов 20 столбцов со единены соответственно с разрядными шинами 33 устройства, а затворыс истоками буферных транзисторов 23 разрядныхформирователей 22.В разрядных формирователях 22 затворы буферных транзисторов 23 соединеныз соответственно с истоками входных вентильных транзисторов 24, стоки которых соединены с соответствующими выходами дешифратора 6 строк.В адресных формирователях 11 стоки4 О входных вентильцых транзисторов 9 и 10соединены с выходамй дешифратора 5 строк,истоки транзисторов 9 и 1 О соединены соответственно с затворами буферных транзисторов 12 и3, стоки которых связаны сшинами 29 и 30 импульсного питания, а ис 4 токи соединены со стоками выходных вен.тильных транзисторов 14, затворы которых. объединены со стоками транзисторов 12 и 13,а истоки соединены со стоками транзисторов 15 предварительного разряда строки.Истоки транзисторов 5 соединены с шинойнулевого потенциала, а,затворы - с затворами транзисторов 17 предварительного за-.ряда столбцов и выходом элемента 16НЕ-ИЛИ. В блоке 1 формирования прямого и инверсного кода затвор и исток стробирующего транзистора 4 подключены к затворам соответственно нагрузочного транзистора 2 и вентильцого транзистора 3, Истоки тран744726 зисторов 2 и 3 объединены и подключены к выходам прямого и инверсного кода ао а 0аааа, который поступает на де 1 цифратор 6 столбцов. Стоки транзисторов 3 объединены и подключены к выходу элемента 21 ИЛИ.В лешифраторе 5 затвор нагрузочного транзистора 7 подключен к выходу логического элемента 2 ИЛИ, а. исток подключен к параллельно включенным транзисторам 8, стоки которых подключены к выходу элемента 21, а истоки - к транзисторам 9 и 10 адресных формирователей 11.Оперативное запоминающее устройство на МДП-транзисторах работает следующим образом.При подаче кола адреса по вхолным шинам кода адреса устройства 31 на блокеформирования прямого н инверсного кода адреса происходит заряд паразитных ем. костей шин прямого хода адреса в тех разрядах, где на вхоле запоминающего устройства (ЗУ) устанавливается логическая 1, и разряд в тех, где на входе устанавливается логический 0. стробирующих транзисторов 4 блока формирования прямого и инверсного кода адреса, нагрузочных транзисторов 7 дешифратора строк, нагрузочных транзисторов 2 прикладываются напряжения фазы 111, Поочередная подача фаз 1 и 1 И на эти затворыосуществляется элементом 21 ИЛИ, ко входам которого присоединены шины фаз и 111,Во время лействия фазы 111 во входныхцепях и в дешифраторе протекают те жепроцессы, только происходит заряд емкостейадресных формирователей второй цепи, затворы дополнительных буферных транзисторов 13 адресных формирователей которыхсоединены с выходами дешифратора черездополнительные входные вентильные транзисторы О второй пени, затворы которыхподключены к шине фазы 11+ Ч.зю Этот процесс не влияет на происходящийв этот момент процесс считывания (записи)по предыдущему адресу, так как выходной вентильный транзистор 4 этого плечакаждого адресного формирователя 11 заперт нулевым потенциалом, присутствующимна шине 1+ 1 И, с которой соединены затворы указанных вентильйых транзисторов.Таким образом в момент считывания (за.писи) по предыдущему адресу происхолитподготовка. следующего адреса (заряд емкостей буферных ячеек соответствующейстроки),После окончания фазы 111 + 1 Ч происходит, как было показано ранее, предварительный заряд столбцов и разряд строк. Вначале фазы 1, + П происходит возбуждеф ние строки, адрес которой был подготовленво время фазы 111,11 + 1 Ч, и начинаетсяподготовка следующего алреса, как былоописано для начала процесса,Таким образом, предлагаемое запоминаюц 1 ее устройство обеспечивает возможностьФмобращений к нему дважды за кажлыи пери.ол по. различным адресам строк.Если на вхол лешифратора 5 строк подавать поочередно кол адреса строки, по коШины инверсного кода адреса заряжаются через нагрузочные транзисторы 2 блока формирования прямого и инверсного кода адреса, если на вхоле- через вентильные транзисторы 3 блока формирования прямого и инверсного кода адреса. Управление вентильным транзистором 3 осуществляется через стробирующий транзистор 4 блока формирования прямого и инверсного кола алреса, одновременно происходит заряд емкостей узлов дешифратора 5 строк и дешифраторов 6 столбцов через нагрузочный транзистор 7 и вентильный транзистор 8 дешифратора строк . В этот же момент через открытые по фазе 1 + 11 (шина импульсного питания) входные вентильные транзисторы 9 происходит зарял емкостей буферных транзисторов 12 адресных формирователей 11. По окончании фазы 1 закрываются транзисторы 4 и 2, а транзистор 3 остается открытым, если на данный вход была подана логическая 1. На прямых и инверсных шинах устанавливается потенциал, соответствующий коду адреса, поданному в фазе 1 (шина 27). Тогда по окончанйи фазы 1 на всех невыбранныхвыходах дешифраторов 5 и 6 строк и столб-, цов устанавливается нулевой потенциал и происходит до окончания фазы 1+ 11 разряд емкостей буферных транзисторов 12 адресных формирователей 11 всех невыбранных адресов через входные вентильные транзисторы 9 и хотя бы один из транзисторов 8. По окончании фазы+ 11 входные вентильные транзисторы 9 закрываются, обеспечивая сохранение заряда на емкостях буфер. ных транзисторов 12, и открываются все транзисторы 7 предварительного заряда столбцов и транзисторы 5 предварительного разряда. строк, Управляющий сигнал для них вырабатывается элементом 16 НЕ-ИЛИ, на входы которого поданы фазы 1 + 11 и 11 + +Ч (шина 30), а на выходе вырабатывается могцный импульс в паузах между этими фазами. К моменту начала фазы 111+ Ч заканчивается предварительный за. ряд столбцов и разряд строк и транзисторы 17 и 5 закрываются. В выбранной строке протекает ток заряда шины строки от фазы1+ 1 Ч через выходной вентильный транзистор 4 адресного 1 о формирователя, затвор которого соединен также с фазой 11+ 1 Ч. При этом шины выбранного столбца оказываются подключенными к обгцим шинам записи-считывания через пару выходных вентильных транзисторов 20 столбцов.Одновременно с этими процессами про- текает процесс подготовки следующего алреса строки, который подается к началу фазы 111 (шина 28), В этот момент к затвору7 744726ПЦСЬ) И КО дторой лолжцо производиться считывание (за- ных транзисторотранзисторов адресных формирователей,пить, и код адреса строки, в которой долж" истоки входных вептильных тд т ся регенерация, то в каж- ресных формирователей соелинены соответ.лом приоле обращения к ЗУ, кроме ственно сзатворами буферных транзисторабочей операции (считывание или запись), ров адресных формирователей, причем входыпроизводится Регенерация информации в од- всех блоков формиров3 в формирования прямого и инной из строк, Тогда за каждые 32 периода версного кода алреса соединены с соответОбра щения к ЗУ емкостью 1024 слова выпол- ствюшими входнымиу, и холными шинами кода алресаняетсн полный цикл регенерации без вся- устройства отличавцеес тких прерываний доступа к памяти, Кроме повышения быстродействия; оноТОГО П 1.оскольку полцыи цикл регенерации тельно содержит трзнзисторытродействия; оно дополнипри применении ланного устройства умень- ю ного разряда строки, истоки которых соеди 7шается до нескольких десятков микросекунд иены с шиной нулевого потулевого потенциала, затво.р зисторов предварисцижается требование к длительности хра- ры - с затворами транзисторовнециц информации в запоминающих эле- тельного заряда столбцов и с выходом элементах, Это позволяет исключить запоминаю- мента НЕ-ИЛИ, а стоки - . -, а стоки в . - соответственнощйе емкости и уменьшить размеры тран- с истоКами двух выхолнпхвеных лныхвентильных транзисторов запоминающих элементов. В этом, зисторов алресных формирово мирователеи в кажслучае площадь кристалла, затрачиваемая дом алресном формирователе, . ина размещение устройств коммутации строк, и затвор первого выходного вентильногооказывается скомпенсированной " за" сЧет транзистора в кажЧом адр фуменьшения площади, занимаемой матри- теле соединен соответственно с истоком ие стоком буферного транзистора, а сток и затвор второго выходного вентильного транзистора - с истоком и стоком Лополнительформула изобретения ." ного буферного транзистора, затвор которого соединен в каждом адресном формироваок м дополнительного входногоОперативное запоминающее устройство теле с истоком дополнна МдП-транзисторах, содержащее матри вентильного транзистор,т а нз истора, сток дополнитель.входного ве нтил ьного тра нзистора вцу четырехтранзисторных запоминающих эле- ного входного вентильнментов, у которых адресные входы в строках каждом адр нражлом адресном формирователе соединени разрядные в столбцах соответственно объ "единены, при этом разрядные входы соедис соответствующим выходом дешиф ато ад . строк, причем первая и вторая шицы импульснены ссютветственцо со стоками выходных ного питания устр "дам элемента, выход которого соеди-.вецтильных транзисторов столбцов и истока- дам элемента ИЛИ, вми транзисторов предварительного заряда нен со входами истолбцов, причем стоки последних соедине- фраторов фнен со вхолами импульсного питания дешинаторов строк и формирователя прямогои инверсного кола адреса, третья шина -ны с шицои питания. истоки вь 1 ходных вен- и инверсного ко а атильцых транзисторов столбцов соединены к первому входч эНг.-ИЛИ,к пе вому входу элемейта Нг.-ИЛИ, к затвосоответственно с разрядными шинами уст-, Г 1 рам входных вентильцых транзисторов адресройства, а затворысоответственно с ис. ных и разрялных формирователей и стокамтоками буферных транзисторов разрялцых дополнительных буферныхтранзисторов адформирователей, затворы которых соели- ресных формирователей, а четвертая шина -цены соответственно с истоками вхол- ко второму вхолу элемента НЕ-ИЛИ, стопых вецтильных транзисторов разряд- кам буферных транзисторов адресных и разных формирователей, стоки входных вен- рядцых формирователей и затворам допол: тпльцых транзисторов разрядных формиро-. цительцых вхолных вентильнйх транзистователей соелинены с соответствующими вы- ров адресных формирователей.ходами лешифратора столбцов, входы кото.рого соединены с соответствую 1 ц 1 имни выхоИсточники инфоРмации,дами блоков формировайия прямого и ин- М пРинЯтые во внимание пРи экспеРтиФверсного кола алреса, лешифраторов строк, 1. Патент СЦА3685027,входы которого соединены с соответствую- кл. 340 в 173, 1972,щимн выхолами блоков формирования пря- - 2. Валиев К. А. и др. Циф овымого и инверсного кода адреса, а выходы - ные схемы на МДП-транзистбрах, Сов.соответственно со стоками входных вентиль- Радио, 1971, с. 290.