Устройство для умножения

.СССР по делам изобретений и открытий(71) 3 аяВИТЕЛЬ Иосковский ордена Трудового Красного,Знамени инженерно-физический институт(54) УСТРОЙСТВО ДЛЯ УИНОЖЕНИЯ Изобретение относится к вычислительной технике и может быть применено в арифметических устройствахцифровых вычислительных машин, особенно в случаях повышенных требований по быстродействию.Известно устройство, состоящееиэ сдвиговых регистров множителя исумматора, в которых операция умножения реализуется путем сдвига регистров множимого и множителя и многократных сложений в сумматоре множимого,сдвинутого на определенное число разрядов, определяемое положением единиц в разрядах множителя, с частными 5произведениями, хранящимися в сумма"торе 1),Недостатком известного устройства является низкое быстродействие. 20Наиболее близким по технической сущности к данному изобретению является устройство, содержащее блок управления, регистр множителя, сумматор, блоки произведений множимого на 25 константы, блоки выдачи в сумматор произведения множимого на константы со сдвигом влево и без сдвига, причем выходы регистра множителя соединены со входами блока управления (2), 30 Недостатком известного устройстваявляется низкое быстродействие, Целью изобретения является позыще"ние быстродейотвия. С этой целью в устройство введены 2 блоков выдачи в сумматор произведения множимого на константы, 2 1 (ХЗ) блоков произведений множимого на еконстанты 2 р, +1 (р = О, 1 (2-1), коммутатор сдвига кода, (2 -1) выходов первой и второй групп выходов блока управления соединены со входами управления блоков выдачи в сумматор произведения множимого на константы со сдвигом на 2 разрядов влево й без сдвига соответственно, информационные входы которых соединены с выходами блока произведения множимого на константу (2 р +1), выходы блоков выдачи в сумматор произведения множимого на константы со сдвигом на 2 разрядов влево и беэ сдвига соединены с информационными входами коммутатора сдвига кода, (2-1)-е выходы третьей и четвертой групп выходов блока управления соединены соответственно с ( с) -ми входа- . ми первой и второй групп управляющих входов коммутатора сдвига кода, выхо3 662940 4 ды которого соединены со входами сум- входы на 2 с разрядов влево, где матора.2 с 3 =10, 1, целая часть- 1 ояфНа фиг.1 представлена структурная . 2 рв+1)-1 З . Блоки выдачи в сумматор схема устройства умножения, на фиг.2 -. произведения множимого на константы пример выполнения устройства для выполняет выдачу результата со сдвиумножения при п=б. гом на 2 разрядов влево. Сумматор0Устройство (см.фиг,1) содержит: о и регистр множителя содержат схемы коммутатор сдвига кода 1, сумматор 2, сдвига на п=2 разрядов вправо, Регистр множителя 3, блок управления Работа устройства разбирается на 4 блоки выдачи в сумматор произве- . примере устройства для умножения дения множимого на константы со сразу на 6 разрядов множителя (п=б), сдвигом на 2 разрядов влево и беэ О для которого Р= =3 рв=с 0,1 сдвига 5, 2 фблоков б произведений 2 -1=0,1,2,1 промежуточные промножимого на константы 2 р +1, В (в), изведения, множимого на числа 1,3,5 В (с), А (в), А (с) - груйпы выходов и 7). На фиг,2 изображены блоки проблока управления, А (в). и А (с) " изведения множимого на константы выходы блока управления, соответст. 7,8,9,10; блоки выдачи произведения вующие определяемым п младшими разря- множимого на константы в сумматор дами регистра множителя числам,. яв-, без сдвига 11,12,13,141 блоки выдаляющимися элементами одной из в, где чи произведения множимого на конв=0,1,. (21-1), матриц А=станты в сумматор со сдвигом на 2 ф в асЬ сопз 1 и одной из Х матрйц" "дО Разряда влево 15,16,17,18, регистр Бе=ив/снсопэ, где строки матрицмножителя 19, коммутатор сдвига коа 1 св и Жвс определейы как да 20, блок управления 21, сумматор ,Га 1 с%исопв =а 1 в/Масона =Ц 2 Рпъ 1)ц 22, выходы блока управления 23-33 ис+22 Чс 0,1,;Ф-.од 2 рв+1 )Устройство работает следующим И =0 1= 1,2,2-Ц,образом, столбцы матрицЫ ассв определены какВ соответствии с приведеннымиформулами образования строк и столб:2 рщ 112 ф2 .) (=1 ОпЕ,цОВ: Матрнц ЛВа 1 С/ВСОПЬ кЗС ИВ/СеСОпэ,с = : о э , В -ЬЗ" . Кс К 3 в//"-аиы. Уст а столбцй матрицы Ыве определены Ройство характеризуют следующие матрикак Жвфцы чйсел, соответствующие б младшим Ц 2 цп+,8 .. Разрядам регистра множителя42 10 18 26 34 42 50 58 соединены: А(в)а - с управляющими вхо- . : 4 12 20 28 36 44 52 60дами блоков выдачи произведениямно-З 5 11( 3 11 19 27 35 43 51:591 жимого на константы в сумматор 5 в ,б 14 22 30 38 46 54 62/ "Сботтвтетствии со значением в для матс А 15 13 21 29 37 45 53 61) рицы Аа впРЯмом кбде без сдвига, .1 Ч А (,7 15 23 31 39 47 55 63), А(с) - с управляющими входами 0(еДц. Если число, образованное б младшими :0,1,1-1 коммутатоРа сдвига ко"40 разрядами. множителя является членом па в соответствий со значением"смат- .1 матрицы, то узлом управления воэрицы 0 с, втОрые выходыблока удрав-: : буждается выход 27 и на коммутатор ленин, В(в) и В(с) соответствующиепоступает Множимое в прямом коде безф определяемым й Ът 1 адшими разрядами . сдвига. Если число, образованное 6 регистра множителя числамявляющими ь;падшими разрядами множителя является элементами одной из 1 матрицся членом 11 матрицы, то на коммукс-кЗв/с,соэ и одной из в матрицтатор подается с выхода 28 блока упВв=ЬЗс/сисопэд, где строки обейх равления 21 утроенное множимое (для матвип опРецеленм ак 1 П 3 с)/сновв 1 : 111 и 1 матриц соответственно упн КЗшЗ/ФисопМ =1(2 рв+1)2+Я, где 50 теренное и усемеренное множимое с Я=ОЗ 3Я=1,12 -1 З столбцы., 24 и 25 управляющих выходов).матрицы Вв=ЧЬЗс определены как ЬЗфЕсли при этом это число является -1(2 рв+1)2 ф +3 /-сопз, а столбцы членом одной из матриц Ч,Ч 1 или Ч 11 МатРИцЫ КС=КЗВСиСОПЬф, ОПРЕДЕЛЕНЫ Ч Э 1 9 17 25 33 41 49 57 ф КЗ=(21 лп+1)2+3/ 1 55 3 11 19 27 35 43 51 59 соединены: В(в) - с управляющими вхо 13 21 29 37 45 53 61 дами блоков выдачи в сумматор произ 15 23 31 39 47 55 63 ведения множимого на константы в пря- Ч 1 Э(2 10 18 26 34 42 50 581 мом коде со сдвигом на 2 разрядов 6 14 22 30 38 46 54 62l влево в соответствии со значением в Ч 1,(4 12 20 28 36 44 2 60), матрицы Вв=ЬЗс/висопв 1 . В(с) - с то на коммутатор одновременно с сиг 60 управляющими входами Р(с) коммутато- налами с выходов 27-30 подаются с ра сдвига кода в соответствии со эна- выходов 31 (для матриц Ч) 32 (для чением с матрицы К-=КЗв/с срп. Ком- матриц Ч 1), 33 (для матрицы Ч 11) упмутатор сдвига кода т 1 предназначен равляющие сигналы, производящие сдвиг для сдвига кода поступающего на его 65 входного кода на 0;1 или 2 разряда6629 влево, в результате чего на сумматор подается одно из чисел 1,27,Если затем это число является членом одной иэ матриц Вю Ч 111,1 Х,Х или Х 1, где Ч 111 В, 815 1 Х В24,25,31 162348,4955/ 32.39 Х В 2 ( 40.,41,47) Х 1 В (56,57,63), то вйрабатывается соответственно на 10 выходах 23-25, 19,20 или 26 управляющий сигнал и на коммутатор подается множимое, умноженное на 8, 24,40 или 56. Если при этом это число является членом одной иэ матриц К Х 11,Х 111, )5 Х 1 Ч Ко 8915 Х 11 24,2531 40,4147 56,5763 К (16,1723 Х 111 48, 49. 55/(32, 33,..39), то одновременно. с выходами 23-25 возбуждаются выходы 31, 32, ЗЗ, производящие сдвиг поданных на входы коммутатора сдвинутых кодов числа на 0;1 или 2 разряда влево, передавая в сумматор промежуточное произведение, 1 авное множимому, умноженному на 30 числа (1,27) х 8, в результате чего в,сумматоре релазируется искомое произведение. Например, пусть б младших разрядов множителя составляют чис- ло 28, эточисло является членом 11, 35 Ч 11,1 Х и Х 11 матриц, т .е. будут выработаны сигналы (на выходах) 27,33, 24 и 31, в результате. чего на коммутатор 20 сигналом С выхода 27 подается множимой с блока выдачи 11 в прямом коде 40 без сдвига, управляющим сигналом с выхода 33, оно сдвинется на 2 разряда влево в коммутаторе 20 и на сумматор 22 будет передано число,4. Затем сигналом с выхода 24 с блока управления. 45 21 через блок выдачи 16 на коммутатор 20 поступит утроенное множимое с блока 8 со сдвигом на 3 разряда влево, т,е. множимое, умноженное йа число 24, так как при этом сигнал управления с выхода 31 производит через коммутатор 20 его передачу в сумматор 22 без сдвига, то в сумматоре к числу 4 М прибавится число 24 М,40 6где М - множимое, образуя искомое произведение 28 Г 1, Аналогичным образом .реализуется умножение и на любое другое число от 0 до 2,Предлагаемое устройство практически на таком же количестве оборудования, что и прототип, реализует операцию умножения в два раза быстрее.Формула изобретенияУстройство для умножения, содержащее блок управления, регистр множителя, сумматор, блоки .произведения множимого на константы, блоки выдачи в сумматор произведения множимого на константы со сдвигом влево и беэ сдвига, причем выходы регистра множителя соединены со входами блока управления, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в устройство введены 2 блоков выдачи в сумматор проиведения множимого на константы, 2 (Ь 3) блоков произведений множимого на константы 2 рщ+1 (рв=0,1 (2 1 -1), коммутатор сдвига .кода, (2 -1) выходов первой и второй групП выходов блока управления сое,динены со входами управления блоков выдачи в сумматор произведения множимого на константы со сдвигом на 2разрядов .влево и без сдвига соответственно, информационныевходы которых соединены с выходами блока произведения множимого на константу (2 рв+1, выходы блоков выдачи в сумматор произведения множимого на константы со сдвигом на 2 разрядов влево и без сдвига соединены с информационными входами коммутатора сдвига кода, (0-1)-е выходы третьей и четвертой групп выходов блока управления соединены соответственно с (М)-ми входами первой и второй группы управляющих входов коммутатора сдвига кода, выходы которого соединены со входами сумматора.Источники информации, принятые во внимание при экспертизе. 1, Субье-Ками А. Двоичная техника и обработка информации, М Мир, 1964.2. Авторское свидетельство СССР Р 255648, кл. С бб Р 7/54, 1968,