Вычислительное устройство

СОЮЗ СОВЕТСНИХСОЦИДЛИСТИЧЕСНИХРЕСПУБЛИН О 1532917 д 1 4 С 06 ОСУДАРСТВЕННЫй НОМИТЕТО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМРИ ГКНТ СССР ОПИСАНИЕ ИЗОБРЕТЕНИЯ АВТОРСКОМУ СВИ идетельство ССС 6 Р 7/52, 985 тельство СССР Р 7/52, 1970,ифровой бретение относитсяительной.технике, п едназначечисел,и ения и деления ых в двоичной может быть пр рационного бл ельных машина о умно влен системеименено счисл и а в высои систео ачесопроах. в альная а; на ограммно гик 38 и па тичных пр лени аммно- сумо управмять 39,оизведенийО, элемента го упр матора Выч жит ресму де тора ионного сумматораго 43 и второго 4а 45 едеуправ ого операнда пред ма и хранения мно(56) Авторское св РР 1249509, кл. С 0Авторское свиде9 754412, кл. С 06(57) Изобретение относится к цифровой вычислительной технике и предназначено для умножения и делениячисел, представленных в двоичной сиНа фиг.1 приведена функционсхема вычислительного устройствфиг.2 - схема блока микропрогравления; на фиг.3 - схемачастичных произведений.ислительное устройство согистры множимого 1 к множи2, К умножителей 3, сумматоры 4элементарных и частичных произвний, блок 6 микропрограммноголения, регистры первого 7 и вто стеме счисления. Цель изобретения -расширение функциональных возможностей за счет выполнения операции деления путем введения трех коммутаторов, регистров первого и второго операндов, буферного регистра и блоканачального приближения и соответствующих связей. Выполнение операцииумножения основано на таблично-алгоритмическом методе, выполнение операции деления - на модифицированномитеративном методе Ньютона, что даловозможность удвоить точность вычислений на каждой итерации, сокративпри этом общее число циклов умножения. Работа устройства организованапо конвейерному принципу. 3 ил. 8 операндов, блок 9 начального приближения, первый 10 и второй 11 коммутаторы, буферный регистр 12, регистр 13 частичных произведений, третий коммутатор 14, регистр 15 результата, выходы 16 - 35 блока микропрограммного управления, вход кода операций 36 устройства и тактовый вход37 устройства. Блок микропр образуют счетч Сумматор ча состоит из ком ИЛИ 41, комбина 42, входов перв слагаемых и вхо Регистр 7 пе назначен для пр40жимого или делимого Х щ ,".Е х; 2Регистр 8 второго операнда предназначен для приема и хранения множителя или делителя 7 , у. 2Блок 9 начального приближенияпредназначен для выдачи по значениям(р+1) старших разрядов делителя начиная со второго р-разрядного эначеия С,. В качестве блока начальногоприближения может быть использованоОзу.Коммутатор 10 предназначен для пе" 15едачи на регистр множимого или делителя со сдвигом вправо (У/2), илиделимого Х, или значения 2(1-У/2 С)Коммутатор 11 используется для йередачи на буФерный регистр или делиТеля У, или очередного. С , или вмладшие разряды буферного регистра С,Буферный регистр 12 служит дляВременного хранения значений, посту"пающих с выхода коммутатора 11, 25Регистр 1 множимого, предназначендля хранения множимого Х, величины2(1-У/2 С;) или 7/2.Регистр 2 множителя - сдвиговый,п-разрядный, причем сдвиг осущестВляется в сторону младших разрядов нар разрядов, Он предназначен для хранения множителя 7 или С =(у О, к11 ох -).РУмножители 3, - Зслужат для вычисления очередного элементарногопроизведения ХУ;, х = 11 с, имеют два р-разрядных входа и 2 р-разрядный выход,Сумматор элементарных произведений 4 - двухвходовый, п-разрядный,предназначен для формирования старших и разрядов частичных произведений У Х,= 1,21 с. 45и+р-разрядный регистр 13 частич,ных произведений предназначен для хранения частичного произведения 7 Х,и разрядов которого поступают изсумматора 4, младшие р разряды - умножителя 3, .Сумматор 5 частичных проиэведенийдвухвходовой, и+р-разрядный, кромефункции сложения двух слагаемых имеет функцию сложения с единицей пер 55вого слагаемого, имеет прямой и инверсный выходы.Коммутатор 14 предназначен для передачи на старшие разряды регистра 15 произведения прямого или инверсного значений с выхода сумматора 5 частичных произведений,Регистр произведения 15 - 2 п-разрядный, сдвиговый, причем сдвиг осуществляется в сторону младших разрядов на р разрядов.В вычислительном устройстве операнды - положительные числа, предо-1 ставляются в виде А К а.2 а, а О, 1 , где А=а аад двоичный и-разрядный код числа А. Выполнение операции умножения в устройстве, как и в прототипе, основано на таблично-алгоритмическом методе умножения.нВ ИПусть Х =,х(2 ) и 7 у 2)=1 "1 множимое и множитель соответственно, где х;, у - значения -х разрядов кодов сомножителей. Тогда для представления точного результата ЕщХ 7 требуется 2 п-разрядный двоичный код.Процесс вычисления произведения Е записывается в видеН вФх -3- 1 х,.,Е хр) )и), О))1где Х, х 1 х х,х; -.х"я двоичйо-кодйрованйая цифра кода множимого в канонической позиционной системе счисления с основанием 1 щ 271 ффУУ 1,.,.У, -1-Я двоич". но-кодированная цифра кода множителя.Таким образом, процесс умножения состоит из однотипных повторяющихся циклов, Во время очередного 1-го цик- . ла 1-е частичное произведение/Ри 7 Б х 2 вычисляется на - щ 1 с 1 х р умножителях, выполняющих операцию умножения р-разрядного двоичного кода У на р-разрядный двоичный код Х с образованием произведения разрядности 2 р и собирается в (и+р) двоичноразрядный код частичного произведения ХУ на сумматоре.Наличие регистра частичных произведений при соответствующем управлении позволяет организовать контейнер при вычислении Е, когда в один и тот же момент времени на одном сумматоре формируется частичное произведение ХУ + а на другом сумматоре - сумма частичных произведений2+.Х 1, где Е О,Е Е,5 153291 Выполнение операции деления вустройстве основано на использованиимодификации известной итеративнойсхемы Ньютона. Модификация позволяет5ускорить процесс вычисления обратнойвеличины делителя.Пусть Е =Х/У - точное частное, а.ф -иЕ - приближенное, причем 1 Е - Е 12Итеративная схема Ньютона позволяет 1 Ополучить обратную величину делителя1/У=С посредством последовательногоприближения согласно Формуле С С,(2-С 1,), Преобразуем (2) в,1 щ 1 Ж где 1 а - ближайшее к а целое, причем а 6 1 а 155При выполнении операции умножения устройство работает следующим образом,. С 1 = 2 С(1 - Т/2 С ), (3)20В каждой итерации обычно выполняют.два полноразрядных умножения и взятие дополнения.Для получения частного в этой схеме требуется заключительное умножение обратной величины делителя на делимое Е ХСНаибольшую точность обеспечивает табличный метод, использованный, в устройстве, причем количество разрядов делителя г, необходимое для построения блока начального приближения (таблицы) г =р+2, с учетом того, что делитель представляется в диапазоне-; 1-2 , т.е. старший разряд делителя имеет значение, равное 1, на вход таблицы можно подавать значение (р+1) разрядов делителя начиная с номера х=2, но построение таблицы производить с учетом значениястаршего разряда делителя по ФормулеРо -е 1.Е 2Йш 5ВЕМВВв74 + шах 47Момент окончания определения обратной величины делителя 1/7 в устройстве определяется не путем сравнения разности 1 С, -Сс некоторым(допуском,. а путем выполнения Фиксированного числа итераций, которое 5 р определяется из соотношения 7 бВ исходном состоянии в регистре 7находится множимое Х, в регистре 8 -множитель У, регистры 1, 2, 12, 13 и15 -обнулены (цепи сброса и питанияне показаны). По сигналам блока микропрограммного управления (на выходах 18 и 27) множимое Х через коммутатор 10 принимается на регистр 1,множитель через коммутатор 11 принимается на регистр 12, а затем на регистр 2 (по сигналам на выходах 22,24 и 25 блока микропрограммного управления),иЧисло циклов умножения равно К=- .РВ первом (1=1) цикле по сигналу на28 выходе блока микропрограммного управления на умножителях 33 хпроисходит формирование К элементарных произведений ХАУЗ, 1 "1,2,ФКа по сигналу на выходе 29 блока онисобираются на сумматоре 4 и частичное произведение записывается на регистр 13, одновременно по сигналу навыходе 26 блока 6 управления происходит сдвиг множителя на р разрядов врегистре 2,В последующих циклах происходитумножение Х на очередные р разрядов7 с одновременным сложением частичного произведения с содержанием регистра 15 на сумматоре 5 по сигналам на выходах 31, 32 и 35 блока 6,а затем сборка очередного частичногопроизведения на сумматоре 4 и прием .его на регистр 13 с одновременнымсдвигом на р разрядов содержимого регистра 2 и регистра 15 по сигналамна выходах .29, 26 и 30 блока микропрограммного управления.После завершения сложения на сумматоре 5 в последнем цикле ЦК) на регистре 15 оказывается 2 п-раз.рядный код произведения,При выполнении операции деления устройство работает следующим образом.Для определения обратной величины делителя, 1/У=С выполняется Й =пг1 оя -однотипных циклов. Ва р 1.исходном состоянии в регистре 7 находится делимое Х, в регистре 2 - делитель 7, регистры 1, 2, 12, 13 и 15 обнулены. По сигналам на выходах 19 и 27 блока микропрограммного управления делитель со сдвигом на один27 блока управления У/2 записывается на регистр 1, одновременно происходит сдвиг в сторону младших разрядов содержимого регистра 15 (1 с - 2 раза по р разрядов) по сигналам на 30 выходе блока управления. Затем по сигналам на выходах 23, 24 и 25 блока управления старшие и разрядов регистра 15 через коммутатор 12 поступают на регистр 12 и далее на регистр 2.После этого цикл .определения очередного С, 1=2,3. с 1 повторяется, причем в каждом цикле происходит умножение п-разрядного У/2 на очередное 2р-разрядное С, После определения очередного 2(1-7/2 С , ) х (и) С; , с регистра 12 по сигналу на выходе 25 блока управления восстанавливается на регистр 2 и происходитумножение и-разрядного 2(1-У/2 С; ,)на 2( -1)р-разрядное С; . Получен 40 45 1532917разряд в сторону младших разрядов че.рез коммутатор 1 0 записывается на регистр 1, одновременно по сигналу на выходе 20 блока 6 из блока 9 начального приближения значение С, через коммутатор 11 по сигналу на выходе 24 блока управления записывается на буферный регистр 12 и регистр 2 множителя (сигналы на 24 и 25 выходах блока управления). В первом цикле (Й=1) по сигналу на выходе 28 блока управления происходит умножение 11-разрядного 7/2 на р-разрядное С результат с сумматора 4 поступает через регистр 13 ( сигнал на выходе 29 блока управления ) на сумматор 5, С инверсного выхода которого переписывается на регистр 15, по сигналам Йа выходах 35, 33 и 31 блока управлеНия, затем по сигналу на 34 выходе .блока управления код с регистра 15 складывается с единицей младшего разряда на сумматоре 5, результат по сигналам на выходах 31 и 32 блока управления записывается на регистр 15,с которого со сдвигом влево на одинразряд по сигналам на выходах 17 и27 блока управления через коммутатор10 записывается на регистр 1. Далее 30 происходит умножение содержимого регистра 1, и-разрядного 2(1 У/2 С)1 на младшие р разряды регистра 2 (С,), так как было показано при описании работы устройства при умножении, результат, (и+р)-разрядное С, получается в старших разрядах регистра 15.Далее по сигналам на выходах 19 и ный результат сдвигается на регистре15 (1 ср) раз на р разрядов в каждомцикле, кроме последнего. После завершения определения 1/У делимое Х с регистра 7 через коммутатор 10 поступают на регистр 1 по сигналам на выходах 18 и 27 блока управления, С,1 находится на регистре 2. Далее проис"ходит умножение и-разрядных Х и С,1,так как было показано при описанииработы устройства при выполнении операции умножения, После окончания умХножения частное Е = - размещается вУрегистре 15,Ф о р и у л а и з о б р е т е н и я Вычислительное устройство, содержащее регистры множимого и множителя,й1 с умножителей (где 1 с- и-разряд 1ность операндов, р р " входная разрядность. умножителей), сумматор элементарных произведений, регистр час тичных произведений, сумматор частичных произведений, регистр результата и блок микропрограммного управления, причем выходы соответствующих р разрядов регистра множимого соединены с входами первого сомножителя х-го уь- ножителя (1 1. 1 с), входы второго сомножителя которого соединены с выходами младших р разрядов регистра множителя, выходы старших р разрядов х-го умножителя соединены с входами соответствующих р разрядов первого слагаемого сумматора элементарных произведений, входы (р,1-р)-х разрядов второго слагаемого которого соединены соответственно с выходами младших р разрядов 1-го умножитедя (1-21 с) выходы младших р разрядов первого умножителя соединены со= ответственно с входами младших р разрядов регистра частичных произведений, входы последующих разрядов ко" торого соединены соответственно с выходами сумматора элементарных произведений, а выходы - с входами первого слагаемого сумматора частичных произведений, входы второго слагаемого которого соединены соответственно с выходами регистра результата, входы записи регистра множимого,сдви" га регистра множителя, выдачи 1 с умножителей, разрешения суммирования сумматоров элементарных произведений и частичяых произведений, записии сдвига регистра результата соединены соответственно с первого поседьмой выходами блока микропрограммного управления, вход, записи регистра частичных произведений соединен с входом разрешения суммирования сумматора элементарных произведений, о т л и ч а ю щ е е с я тем,что, с целью расширения функциональных возможностей за счет выполненияоперации деления, в него введены регистры первого и второго операндов,три коммутатора, блок начального приближения и буферный регистр, выходкоторого соединен с информационнымвходом регистра .множителя, а инфор"мационный вход - с выходом первогокоммутатора, цервый информационныйвход которого соединен с выходом бло" 20ка начального приближения, информационные входы которого соединены свыходами старших (р+1) разрядов регистра второго операнда, выходы (п-.1)разрядов которого соединены с первым 25информационным входом второго коммутатора, второй информационный входкоторого соединен с выходом. регистрапервого операнда, а третий информационный вход - с выходами старших 3 рразрядов, начиная с второго, регистра результата, выходы старших и разрядов которого соединены с вторыминформационным входом первого комму-татора, третий информационный входкоторого соединен с выходом регистравторого операнда, прямой и инверсный выходы сумматора частичных произведений соединены соответственно с первыми вторым информационными входамитретьего коммутатора, выход которогосоединен с информационным входом ре"гистра результата, выход второго коммутатора соединен с информационнымвходом регистра множимого, входы записи регистров первого и второго операндов соединены с восьмым выходомблока микропрограммного управления,девятый, десятый и одиннадцатай выходы которого соединены соответственно с первым, вторым,и третьим управляющими входами второго коммутатора,первый, второй и третий управляющиевходы первого коммутатора соединенысоответственно с двенадцатым, тринадцатым и четырнадцатым выходамиблока микропрограммного управления,пятнадцатый, шестнадцатый и семнадцатый выходы которого соединены соответственно с входами выдачи блоканачального приближения, входами записи буферного регистра и регистра .множителя, восемнадцатый, девятнадцатый и двадцатый выходы блока микропрограммного управления соединенысоответственно с входом сложения сединицей сумматора частичных произведений и первым и вторым управляющимивходами третьего коммутатора, входкода операции и тактовый вход устройства соединены соответственно с информационным и тактовыми входами блока микропрограммного управления..Мурзиннык Коррек Подписноео изобретениям и открытиям при ГКНТ ССС35, Раушская наб д. 4/5