Полупроводниковое запоминающее устройство

(32) (331 0,06.72 есударствннный номнтет СССР нн данам нзобретвннй и открытийо 25,03,79,Бюллетень 11 ата опуб аиия 28,03.79 коваиия о Иностра Вильям К,(США) и Альберт .Ин(Китай) Иностранная Интернэшнл Бизнес Ь(72) Авторы изобретения ун Као фи 71) Заявитель орейш ашин 4) ПОЛУПРОВОДНИКОВОЕ ЗАПОМИНАЮИ(ЕЕ УСТРОЙСТВ Для того, чтобы необходимо невыбра подсоединить к шине через переключатель уменьшить этот шум ые числовые шиныопорного потенциала низкого сопротивлеово содерэлеменой подтов памяти, разрядные ключены к усилителям ины кото ттывания запи дре начала числовых ш номунциа вля разме- эффек- перекодк незого,дополпает ть Изобретение относится к области вы числительной техники и может быть использовано в полупроводниковых интегральных запоминающих устройствах на оцнотранзисторных элементах памяти. Известны полупроводниковые запоминающие устройства с произвольной выборкой на однотранзисторных элементах памяти, которые расположены рядами иколонками и выбираются словарными шинами, расположенными перпендикулярнок разрядным шинам Ц.Известны также полупроводниковыезапоминающие устройства, в которых словарные шины подключаются к адресномудешифратору, а разрядные шины - к усилителям считывания 2,Недостатком этих устройств являетсяшум в матрице запоминающих элементов,что не позволяет присоединять большоеколичество элементов к шинам, а следовательно, и увеличить информационнуюемкость устройства. ния.Наиболее близким техническим нием к изобретению является полуп никовое запоминающее устройство, жацее матрицу однотранзисторных дешифратору, и шину о рного поте ла Я,5 Недостатком этого устройства я ся то, что в связи с уменьшением ра элементов памяти становится не тивным подключение дешифратора и лючателей низкого сопротивления к2 О ному концу числовой шины, так ка начительно уменьшает шум. Кроме усложнение дешшнфратора и введение нительных переключателей умень относительную информационную емк,устройства, так квк требует дополнительной площади кристалла.Целью изобретения является повышение информационной емкости и помехоустой ьчвости полулроводникового запоминаю-щегс устройства,Поставленная цель достигается тем,что в полупроводниковое запоминающееустройство, содержащее матрицу элементов памяти, разрядные шины которой подключецы к усилителям считывания зелиси, начала числовых шин - к адресномудешифретору, и шину опорного потенциала,введены общий ключ, источник восстанавливающего напряжения и два дополнительных ключа для каждой числовой шины, источник восстанавливающего напряжения через общий ключ подключен ко входу первого и одному из выходов второго дополнительных ключей, вход второго и один 20из выходов первого дополнительных ключей подключены к концу соответствующейчисловой шины, другие выходы дополнительных ключей соединены с шиной опорного потенциала. 25Подключение дополнительных ключейк концу числовой шины позволяет получитьбольшую гибкость при размещении устройстве не полупроводниковой пластине,сохранить минимальный шаг между числовыми шинами и исключить дополнительные связи между адресным дешифрвтороми дополнительными ключами, что, в конечном счете, ведет к снижению уровня шума в матрице и повышению информационной емкости устройства,На фиг. 1 представлена электрическаясхема полупроводникового звпомица щегоустройства; це фиг. 2 - временная диаграмма работы; ца фиг. 3 - вариант размешения устройства на кристалле,Г 1 олупроводциковое запоминающее устройство содержит матрицу 1 элементовпамяти 2, каждый из которых состоитиз транзисторе и конденсаторе, Затворытранзисторов соединены с соответствующими числовыми шинами 3, в стоки - ссоответствующими разрядными шинами 4,которые подключены к усилителям 5 считывания записи, одновременно разрядныешины подключены к элементам 6 согласования, которые могут быть выведены.Начала числовых шин 3 подключены кадресному дешифретору 7, который це выходе содержит коммутирующие транзисторы 8, затворы 3 которых соединены свыходами потенциального декодера 10,истоки 11 соединены с выходами имнуль 97оного декодера (на схеме не показан),е стоки - с выходами адресного дешифратора 7 и, следовательно, с соответствующими числовыми шинами 3, Конецкаждой числовой шины 3 подключен кодному из выходов первого дополнительного ключа 12 и входу второго дополнительного ключа 13, Входы всех первых12 и выходы всех вторых 13 дополнительных ключей обьединены в узел 14и через обций ключ 15 подключены кисточнику 16 восстанавливающего напряжения, на вход 17 обнего ключа 15 подают импульс восстановления. Устройствосодержит также шину опорного потенциала, общеизвестную для подобных устройств,Устройство работает в соответствиис временной диаграммой, приведенной нафиг. 2,В момент времени 1 вна вход 17 общего ключа 15 поступает импульс восстановления, чтобы предварительно зарядитьузел 14 для включения каждого первогодополнительного ключа 12 и подключениякаждой числовой шины 3 к шине обшегопотенциала. В момент времени от потенциального декодера 10 на затворы 9коммутирующих транзисторов 8 адресного дешифратора 7 поступает сигнал разрешения, а импульс восстановления выключается. В момент времени 1 на исток11 соответствующего коммутируюшеготранзистора 8 подается импульс адреса,в результате чего соответствуюший транзистор 8 открывается и импульс стробаадреса поступает на соответствуюшуючисловую шину 3 и вход второго дополнительного ключа 13, который вкдючается и разряжает узел 14, что приводит квключению первых дополнитедьных ключей12 и повышению входного сопротивлениясоответствующей числовой шины 3,Невыбранные числовые шины 3 остаются при этом подключенными к шине опорного потенциала через соответствующиекоммутирующие транзисторы 8.При записи "единицы" на разряднуюшину 4 от усилителя считыввния записи5 одновременно подается импульс записи,что приводит к открытию транзистораэлемента памяти 2 и заряду конденсатора. При записи нуля импульс записи неподается, и элемент памяти разряжаетсяна разрядную шину 4. Запись заканчивается в момент времени С 3 включением импульса записи.При чтении сигнал на разрядной шине4 усиливается усилителем считываниязаписи 5. цикл обращения к памяти за,канчивается в момент времени 1 с окончанием сигнала разрешения адреса на зат- ворах 9 коммутирующих транзисторов 8,Затем, в момент времени Ф:ос импуль са восстановления начинается новый цикл.Предлагаемое полупроводниковое запс- минаюшее устройство обеспечивает равномерное и эффективное использование поверхности кристалла, на котором оно размещается, и одинаковый шаг р как матрицы 1 однотранзисторных элементов памяти, так и дешифратора и дополнительных ключей с источником восстанавливающего напряжения и общим ключом 1 (см.фиг. 3), При этом не требуетсявнутренних связей между дешифратором 7 и дополнительными ключами 12, 13 и общим ключом 15, а внешние связи выполняются по периферии кристалла.При использовании данного изобретения наблюдается повышение информационной емкости устройства на 20"-,о и значительное снижение уровня помех и шума,формула изобретенияПолупроводниковое запоминающее устройство, содержащее матрицу элементов памяти, разрядные шины которой подключены к усилителям считывания записи,начала числовых шин - к адресному дешифратору, и шину опорного потенциала,отличающееся тем, что,сцелью повышения информационной емкости и помехоустойчивости устройства, оносодержит общий ключ, источник восстанавливающего напряжения и два дополнительных ключа для каждой числовой шины,источ ик восстанавливающего напряжениячерез общий ключ подключен ко входупервого и одному из выходов второгодополнительных ключей, вход второгои один из выходов первого дополнительных ключей подключены к концу соответствующей числовой шины, другие выходыдополнительных ключей соединены с шинойопорного потенциала,Источники информации, принятые вовнимание при экспертизе1. Патент США3387286,кл. 340-173 1968.2. Патент Швейцарии529419,кл. 8 11 С 706, 1972.3. Патент США3510856,кл. 340-173, 1970.654197 Зосстонобленце 17 ф ф 8 ф 3 ф фиг.8 Редактор О, Стенина Заказ 1348/48 Тираж 680 Подписное ЦНИИПИ Государственного комитета СССР до делам изобретений и открытий 113035, Москва, Ж 35, Раушская набд. 4/5