Арифметическое устройство параллельного действия
Похожие патенты | МПК / Метки | Текст | Заявка | Код ссылки
Текст
ОПИСАНИЕ 64 з 87 оИЗОБРЕТЕН ИЯ Союз СоввтскнхСоциалистическихРеспублик(51) М, КлС( 06 Г 7/38 Фосударственный кемнтет СССР ае делам изобретений н аткрытнй, Дата опубликования описания 28,01,79(54) АРИФМЕТИЧЕСКОЕ УСТРОЙСТВО ПАРАЛЛЕЛЬНОГО ДЕЙСТВИЯ1Изобретение относится к области цифровой вычислительной техники и можетбытьиспользовано в составе дифровыхвычислительных машин (ЦВМ),Известны арифметические устройства(АУ), выполненны на основе триггеров 5со счетным входом и логических элементов И, ИЛИ, НЕ (Я 2Ближайшим аналогом, выбранным в качестве прототипа, является арифметическоеустройство параллельного действия, каждый разряд которого содержит счетныйтриггер, приемный триггер, элементы И,ИЛИ, НЕ, причем, единичный и нулевойвыходы счетного триггера подключены кпервым входам первого и второго элементов И, выходы которых соединены совходами первого элемента ИЛИ, выходкоторого подключен ко второму входу первого элемента И последующего разряда,единичный и нулевой входы приемноготриггера подключены к выходам третьегои четвертого элементов И, первые входыкоторых соединены соответственно с выходом второго элемента ИЛИ и выходом элемента НЕ, вход которого соединен с выходом второго элемента ИЛИ, вторые входы третьего и четвертого элементовИ подключены к первой управляющей шине, входы второго элемента ИЛИ подключены к выходам пятого, шестого и седьмого элементов И, первые входы которых подключены соответственно ко второй, третьей и четвертой управляющим шинам, а вторые входы пятого и седьмого элементов И подключены соответственно к единичным выходам приемных триггеров последуюшего и предыдущего разрядов 3 .Недостатком противопоставляемых устройств является большое число логических элементов И в каждом двоичном разряде, что усложняет устройство, повышает его стоимость, весогабаритные характеристики, потребление энергии и снижает надежность работы.Целью предлагаемого изобретения является устранение отмеченных недостатков то есть упрощение устройства.О Поставленная цель достигается тем, что счетный вход счетного триггера подключен к выходу третьего элемента ИЛИ, входы которого соединены, с выходами восьмого и девятого элементов И, первые входы которьгх подключены к пятой и шестой управляющим шинам, а вторые входы - соответственно к выходам второго и первого элементов ИЛИ предыдущего )азряда, вторые входы второго и Ошестогоэлементов И подключены соответственно к единичному выходу приемного триггера предыдущего разряда и нулевому выходу приемного триггера последующего разряда.15На чертеже изображена функциональная схема двух разрядов арифметического устройства параллельного рефствия.Каждый оазряд арифметического устройства включает элементы И 1, 2,3,4, 5,6,7,8,9, элементы ИЛИ 10,11,12, счетный триггер 13 приемный триггер 14, элемент НЕ 15, первую управляющую шину 16, которая обеспечивает управление приемом кода в приемный триггер 14, вторую управляющую шину 17, которая обеспечивает управление сдвигом кода вправо в регистре, образованном приемными триггерами 14,и выдачей прямого кода в регистр, образованный счетны 30 ми триггерами 13, третью управляющую шину 18, которая обеспечивает разрешение выдачи инверсного кода из регистра, образованного приемными триггерами 14, четвертую управляющую шину 19, которая обеспечивает управленьье сдвигом кода влево в регистре, образованном приемными триггерами 14, пятую управляющую шину 20, которая обеспечивает разрешение выполнения элементарной операции40 сложения но модулю два, шестую управляющую шину 2", которая обеспечивает разрешение выполнения элементарной операции сложения.Первые входы элементов И 7,8,9 под 45 ключены соответственно к управляющим шинам 17,18,19, а вторые входы - соответственно к единичному и нулевому выходам приемного григт ера 14 последу 50 ющего разряда и единичному выходу приемного триггера предыдущего разряда.Выходы элементов И.7,8,9 подключены ко входам элемента ИЛИ 12, выход которого непосредственно и через элемент55 НЕ 15 соединен со входами соответственно элементов И 5 и 6, другие входы которых подключены к управляющей шине 16. Выходы элементов 5 и 6 соедипены соответственно с единичным и нулевым входами приемного триггера 14, Единичный выход приемного триггера 14 соединен со входами элементов И 2 и 9 последующего разряда и элемента И 7 предыдущего разряда. Нулевой выход приемного триггера 14 подключен ко второму входу элемента И 8 преды,ушего разряда,. Единичный и нулевой выходы счетного триггера 13 подключены к первым входам соответственно элементов И 1 и 2, выходы которых соединены со входами элемента ИЛИ 10, выход кого- рого подключен ко вторым входам элементов И 1 и 4 последующего разряда, второй вход элемента И 2 подключен к единичному выходу приемного триггера 14 предыдущего разряда, Выходы элементов И 3 и 4 через элемент ИЛИ 11 подключены к счетному входу счетного триггера 13, а второй вход элемента И Ь соединен с выходом элемента ИЛИ 12 предыдущего разряда., К первым входам элементов И 3 и 4 подключены соответственно управляющие шины 20 и 21,Рассмотрим работу предлагаемого устройства при выполнении операции сложения и вычитания.Будем считагь, что в накапливающем .регистре (сЧетньье триггеры 1 3) хранится код первого слпгаемого, а в приемном, регистре (приемные триггеры 14) хранит-, ся код второго слагаемого (логические элементы И, предназначвемые для приема кода в приемный регистр, на чертеже не приводятся). Предположим, что слагаемые числа положительные.По первому временному такту производится выдача прямого кода с приемных триггеров 14 на счетные входы счетных триггеров 13 (порвзрядное сложение кодов по модулю два). 0 ля выполнения этой элементарной операции на управляющую шину 17 подается управляющий потенциал, а на управляющие шины 20 и 16 - исполнительные импульсы (предполагается, что длительность управляющего потенциала больше лительности исполнительного импульса). Если в приемном триггере 14 хранится код единицы", го сигнал но цепи элементов И 7, ИЛИ 12, И 3, ИЛИ 11 поступит на счетный вход счетного триггера .13 и установит его в "нулевое" или единичное" состояние, т.е. принвергирует код, хранящийся в этом триггере до поступления импульса на управляющую шину 20. Так как исполнительные импульсы поступают одновремен643870 6 Формула изобретения но на шины 20 и 16, то одновременносо сложением кодов по модулю дв. произойдет сдвиг кода приемного регистрана один разряд вправо,По второму временному такту производится формирование результата суммирования двух чисел. Так как формированиепотенциала .переноса начинается сразу жепосле переключения триггеров 13.и 14,осуществляемого по первому временно Ому тактуто для выполнения суммирования двух чисел достаточно подать на управляющую шину 21 исполнительный импульс, Исполнительный импульс по цепиИ 4, ИЛИ 11 поступает на счетные входы счетных триггеров 13 тех разрядовнакапливающего регистра (образованногосчетным триггером 13), в которые поступил потенциал переноса из младшего20разряда, и осуществляет их инвертирование, Таким образом будет выполнена операция сложения двух кодов,Операция вычитания кодов выполняетсяаналогично рассмотренному. Отличие со 25стоит лищь в том, что по первому вре;менному такту управляющий потенциалподается на управляющую шину 18, т.е,на счетный вход счетного триггера 13поступает инверсный код числа, хранящегося в приемном триггере 14. Одновре; -менно со сложением кодов по модулю двапроизводится инвертирование и сдвиг кода приемного регистра на один разрядвправо.Так как операция умножения (деления) кодов состоит из многократного выполнения операции сложения (вычитания)кодов, то нет необходимости подробно рассматривать этя операции,Операция сложения кода накапливающего регистрасо сдвинутым на два разряда влево кодом приемного регистра выполняется за счет подачи управляющего потенциала на управляющую шину 19.: 45 Все прочие элементарные операции не отличаются от операции обычного сложения.Таким образом, в предлагаемом устройстве обеспечивается быстродействие 50 известных арифметических устройств, сокращается количество логических элементов в каждом двоичном разряде и расширяется перечень выполняемых операций. Арифметическое устройство параллельного действия, каждый разряд которого содержит счетный триггер, приемный триггер, элементы И, ИЛИ, НЕ, причем единичный и нулевой выходы счетного триггера подключены к первым входам первого и второго элементов И, выходы которых соединены со входами первого элемента ИЛИ, выход которого подключен ко второму входу первого элемента И последующего разряда, единичный и нулевой входы приемного триггера подключены к выходам третьего и четвертого элементов И, первые входы которых соединены соответственно с выходом второго элемента ИЛИ и выходом элемента НЕ, вход которого соединен с выходом второго элемента ИЛИ, а вторые входы третьего и четвертого элементов И подключены к первой управляющей шине, входы второго элемента ИЛИ подключены к выходам пятого, шестого и седьмого элементов И, первые входы которых подключены соответственно ко второй, третьей и четвертой управляющим шинам, а вторые входы пятого и седьмого элементовИ подключены соответственно к единичным выходам приемных триггеров последующего и предыдущего разрядово т - л и чающее сятем, что, сцелью упрощения устройства, счетный вход счетного триггера подключен к выходу третьего элемента ИЛИ, входы которого соединеныс выходами восьмого и девятого элементов И, первые входы которых подключены к пятой и шестой управляющим шинам, а вторые входы - соответственно к выходам второго и первого элементов ИЛИ предыдущего разряда, вторые входы второго и шестого элементов1И подключены соответственно к единичному выходу приемного триггера предыдущего разряда и нулевому выходу при- емного триггера последующего разряда.Источники информации, принятые вовнимание при экспертизе1, Авторское свидетельство СССР275527, кл. С 06 Р 7/50, 1869.2. Авторское свидетельство СССР М 318941, кл. С 06 Р 7/50, 1969.3. Авторское свидетельство СССР362295, кл. С, 05 Р 7/38, 1970.643870 едак тор писноеЮ 3 Фетюк ейе у а щ ППЛ Патент, г. Ужгород, ул, Проектная каз 159/40 ЦНИИПИ Госуд но дела 113035, МоскваСоставитель И. БерезкинТехред И. Асталош, Корректор А. Власенк Тираж 779 Подрственного комитета СССРизобретений и открытийЖ, Раущскаа наб., д. 4/5
СмотретьЗаявка
2439837, 10.01.1977
ПРЕДПРИЯТИЕ ПЯ В-8662
ВЛАСОВ БОРИС МИХАЙЛОВИЧ, МОТИЕНКО ЮРИЙ ФЕДОРОВИЧ
МПК / Метки
МПК: G06F 7/38
Метки: арифметическое, действия, параллельного
Опубликовано: 25.01.1979
Код ссылки
<a href="https://patents.su/4-643870-arifmeticheskoe-ustrojjstvo-parallelnogo-dejjstviya.html" target="_blank" rel="follow" title="База патентов СССР">Арифметическое устройство параллельного действия</a>
Предыдущий патент: Устройство для выделения первого импульса и вычитание первого импульса из последовательсности импульсов
Следующий патент: Параллельный сумматор
Случайный патент: Устройство для сепарации влажного зерна