Устройство для хранения и преобразования информации

г 1 г 640300 Союз Советских Социалистичкких Респубпии(23) Приоритет 51) М. Кл.зб 06 Г 15/00 осударстаенныи комитет СССРлам изобретенийи открытий(45) Дата опубликования описания 30.12.78В. Г. Колосов и В. Ф, Мелех Ленинградский ордена Ленина политехнический институт им. М. И. Калинина54) УСТРОЙСТВО ДЛЯ ХРАНЕНИЯ И ПРЕОБРАЗОВАНИ ИНФОРМАЦИИотносится к вычислителы,ой назначено для хранения иинформации в цифровом Изобретен технике и п преобразова Известны устройства хранения и преобра зования информации на магнитных сердечниках 1.Недостатком известных устройств является сравнительно малая технологичность, надежность и быстродействие, вследствие 10 невозможности применения в них полупроводниковых интегральных блоков хранения информации, отличающихся наиболсс высокой технологичностью, надежностью, быстродействием и сравнительно малой стоимо стью.Известно устройство для хранения и преобразования информации, содержащее гг ячеек памяти, регистр числа, регистр первого операнда и регистр второго операнда, 20 выход каждого разряда регистра числа соединен с информационным входом соответствующей ячейки памяти, первый и второй управляющие входы которой являются первым и вторым управляющим входом устройства, выходы всех разрядов регистра адреса соединены с соответствующими адресными входами каждой ячейки памяти информации, вход регистра адреса является инф ва 2.Недостатком известного устройства является его ограниченные функциональные возможности. Оно может только хранить информацию и не может ее преобразовывать.Предлагаемое устройство позволяет устранить этот недостаток. С целью придания устройству возможности программируемого преобразования информации, устройство дополнительно содержит гг коммутаторов, выходы каждого коммутатора соединены с (т - 1) -ым и (т - 2) -ым адресными входами соответствующей ячейки памяти информации, первьш и второй информационные входы каждого коммутатора соединены с выходами (гтг - 1)-го и ггг-го разрядов регистра адреса, третий и четвертый информационные входы каждого коммутатора соединены с выходами соответствугощих разрядов регистра первого операнда и регистра второго операнда соответственно, первый, второй и третий управляющие входы каждого коммутатора являются третьим, четвертым и пятым управляющим входом устройства соответственно.На чертеже приведена функциональная схема предлагаемого устройства хранения и преобразования информации. ормационным входом устроист. 0 . 0 50 1111 55 60 65 Устройство содержит и ячеек памяти 1 разрядной организацией и встроенными дешифраторами адреса (и соответствует числу разрядов устройства). Информационные выходы 2 ячейки памяти соединены с соответствующими информационными входами регистра 3 числа, регистра 4 первого операнда и регистра 5 второго операнда, Каждый разряд информационного выхода 6 регистра 3 числа соединен с информационным входом 7 соответствующей ячейки памяти 1. Первый (8) и второй (9) управляющие входы каждой ячейки памяти 1 являются первым (10) и вторым (11) управляющим входом устройства. Выходы 12 (и - 2) разрядов регистра 13 адреса соединены с соответствующими (т - 2) адресными входами 14 блоков 1. Вход регистра 13 адреса является информационным входом 15 устройства. Устройство содержит и коммутаторов 16. Выходы 17 и 18 каждого коммутатора 16 соединены с первым и вторым адресными входами соответствующей ячейки памяти 1. Первый (19) и второй (20) информационные входы каждого коммутатора 16 соединены с выходами первого и второго разрядов регистра 13 адреса. Третий (21) и четвертый (22) информационные входы каждого коммутатора 16 соединены с выходами соответствующих разрядов регистра (4) первого операнда и регистра (5) второго операнда. Первый (23), второй (24) и третий (25) управляющие входы каждого коммутатора 16 являются третьим (26), четвертым (27) и пятым (28) управляющим входом устройства соответственно.Устройство работает следующим образом.Коммутатор 16 реализует логические функции Хд = ХюХзз+ ХаХь.Ха = ХзюХзз+ ХззХзьгде Хд, Хв, Хю, Хзю, Хзь Хзз, Хз, Хзь Хзз - переменные на выводах 17 - 25 коммутатора 16 соответственно.Устройство может работать в режимах: записи кода из регистра 3 числа в ячейку памяти 1 по адресу из регистра 13 адреса;считывания содержимого ячейки памяти, по адресу из регистра 13 адреса и записи считанного кода в регистр 3 числа, либо в регистр 4 операнда 1, либо в регистр 5 операнда 2;выполнения логической операции над всеми разрядами операндов, хранящихся в регистрах 4 и 5, с записью результата в регистр 3.В режиме записи подается управляющий сигнал на вход 26, При этом на адресные входы 1, 2 ячейки памяти 1 подаются сигналы с выходов 1-го и 2-го разрядов регистра адреса, На вход 10 подается управляющий сигнал, разрешающий запись. При этом код, подаваемый на входы 7 с выхо 5 10 15 20 25 30 35 40 45 дов 6 регистра 3 числа, записывается по адресу, код которого действует на адресных входах ячейки памяти 1 и соответствует коду в регистре 13 адреса.В режиме считывания также подается управляющий сигнал на вход 26, при этом код адреса в ячейках памяти совпадает с кодом регистра 13 адреса, Далее подается управляющий сигнал на вход 11 и разрешает считывание информации из соответствуюшеи ячейки памяти 1. Считанный код с выхода 2 ячейки памяти 1 поступает на информационные входы регистров 3, 4, 5 и может быть записан в любой из этих регистров,В режиме выполнения логической операции операнды предварительно считываются из ячейки памяти 1 информации и записываются в регистры 4 и 5. Далее подаются управляющие сигналы на входы 27 и 28. При этом на адресных входах 3 - т ячейки памяти 1 действует код, записанный в разрядах 3 - т регистра 13 адреса. Этот код выбирает в ячейках памяти 1 сегмент из четырех ячеек, Для адресации конкретной ячейки в выбранном сегменте необходимо дополнительно указать значение 1-го и 2-го разряда кода адреса. При действии управляющих сигналов на входах 27 и 28 на 1-й адресный вход в ячейке памяти 1 1-го разряда подается сигнал 1-го разряда из регистра 4, а па 2-й адресный вход - сигнал 1-го разряда из регистра 5. Соответственно на 1-й адресный вход ячейки памяти 1 2-го разряда подается сигнал с выхода 2-го разряда регистра 4, а на 2-й адресный вход - со 2-го разряда регистра 5 и т. д.Таким образом, выбор конкретной ячейки в сегменте из четырех ячеек в каждом блоке 1 определяется значениями соответствующего разряда операндов 1 и 2. Такая адресация позволяет реализовать табличным методом любую логическую функцию. Пусть требуется реализовать логическую фупкцию (И). Тогда в сегмент из четырех ячеек, соответствующий данной функции, следует записать кодХХз 1 и0000 ,0 Здесь ХХз - код на адресных входах 1, 2 ячейки памяти 1.Далее, при поступлении сигнала на вход 11, разрешающего считывание, из накопителя считывается код, который является результатом выполнения соответствующей логической функции (И) в каждом разряде. Этот код записывается в регистр 3.Следует заметить, что в настоящее время выпускаются большие интегральные схемы полупроводниковых запоминающих устройств - блоки хранения информации сразрядной организацией и встроенными дешифраторами. Они обладают неразрушающим считыванием. Поэтому регенерировать таблицы в ячейках памяти не требуется.Адрес таблицы задается кодом в разря дах (3 - т) регистра 13 адреса.Содержимое таблиц можно менять программным путем. Следовательно, программным путем можно менять набор выполняемых операций. 10Используя поразрядные логические операции и операцию сдвига, которую можно реализовать при записи из ячейки памяти 1 в регистр 3, 4 или 5, можно выполнять арифметические операции. 15 Формула изобретенияУстройство для хранения и преобразования информации, содержащее гг ячеек па мяти, регистр числа, регистр первого операнда, регистр второго операнда и регистр адреса, причем выход каждой ячейки памяти соединен с соответствующими информационными входами регистра числа, регист ра первого операнда и регистра второго операнда, выход каждого разряда регистра числа соединен с информационным входом соответствующей ячейки памяти, первый и второй управляющие входы которой явля ются первым и вторым управляющими входами устройства, выходы (т - 2) разрядов регистра адреса соединены с соответствующими (и - 2) адресными входами каждой ячейки памяти, вход рег; стра адреса является информационным входом устройства, отличающееся тем, что, с целью расширения функциональных возможностей устройства за счет придания ему возможности программируемого преобразования информации, устройство дополнительно содержит коммутаторы, выходы каждого коммутатора соединены с (пг - 1) -ым и т-ым адресными входами соответствующей ячейки, первый и второй информацпонныс входы каждого коммутатора соединспы с выходами (и - 1) -го и и-го разрядов рсгпстра адреса, третий и четвертый информационные входы каждого коммутатора соединены с выходами соответствующих разрядов регистра первого операнда и регистра второго операнда соответственно, первый, второй и третий управляющие входы каждого коммутатора явяются третьим, чствертым и пятым управляющим входом устройства соответственно.Источники информации,припятыс Во вппмаппе прп экспертизе 1. Л. Г, Шпгин п А. А. Дерюгпн, Цифровые вычислительные машины, Энергия, М., 1975, с. 41 б - 42 б.2. Интегральные схемы на МДП приборах под ред. Карамазпнского, Чпр, М 1975, с. 42 б - 438,Техред А. Камышникова Редактор Ю. Челюканов Типография, пр. Сапунова, 2 Заказ 2223/5 Изд. Мо 782 Тираж 799 Подписное НПО Государственного комитета СССР по делам изобретений и открытий 113035, Москва, 7 К, Раушская наб., д. 4/5