Арифметическое устройство

Союз Советских Социалистических РеспубликОП ИСАНИЕ ИЗОБРЕТЕНИЯ К АВТОРСКОМУ СВИДВТВЛЬС 7 ВУ в 633016 д) Дата опубликования Государственный номнтет Совета Мнннстров СССР по делам нзооретеннй н открытнй, Рейхенберг 71) Заявитель РИФМЕТИЧЕСКОЕ УСТРОЙСТ Изобретение относится к области цифровой вычислительной техники и можетбыть использовано для аппаратурной реализации операции вычисления частногоот деления произведения двух аргументовня третий.5Известно арифметическое устройствоспециализированной вычислительной машины, содержащее сумматоры, регистры, схемы анализа, логические элементы и т.п.Это устройство не предназначено для вычисления частного от деления произведения двух аргументов на третий,Наиболее близким техническим решением к данному изобретению являетсяарифметическое устройство, которое содер 15жит, как и данноеарифметическое устройство, блок управления, выходы которого подключены к управляющим входам регистров сдвига, первые выходы первого,20второго и третьего регистров сдвига соединены соответственно с первыми входами первого, второго и третьего сумматоров - вычнтателей, выходы которых соедииены с первыми входами соответствующих регистров сдвига, вторые выходы второго и третьего регистров сдвига соединены соответственно с первыми вхолами четвертого и пятого регистров сдвига, выход четвертого регистра сдвига соелинен со вторыми входами первого и второго сумматоров-вычитателей, выход пятого регистра сдвига соединен со вторым входом сумматора-вычитателя.Недостатком известного устройства является то, что оно не предназначено для вычисления частного от деления произведения двух аргументов на третий, причем делитель должен быть всегда больше делимого, т,е, область изменения аргументов ограничена.Целью изобретения является расширение функционал ьных возможностей благодаря вычислению частного от деления гйух аргументов на третий аргумент и рас ширения области изменения аргументов.Поставленная цель достигается тем, что в устройство, содержашее блок управления, выходы которого подключенык управляющим входам регистров сдвига,первые выходы первого, второго и третьего регистров сдвига соединены соответственно с первыми входами первого, вто- урого и третьего сумматоров-вычитателей,выходы которых соединены с первымивходами соответствующих регис гров сдви.га, вторые выходы второго и третьегорегистров сдвига соединены соответственно с первыми входами четвертого и пятого регистров сдвига, выход четвертогорегистра сдвига соединен со вторыми входами первого и второго сумматоров-аьчитателей, выход. пятого регистра сдвига соединен со вторым входом третьегосумматора-вычитателя, введен блок анализа сходимосги вычисления, вход которого соединен совторым выходом первого регистра сдвига, первый и второй Евыходы - с соответствующими входамиблока управления, третий выход - к управляюцим входам сумматоров-вьчитателей,При этом блок анализа сходимости вычисления содержит две схемы сравнения, вы- Иходы которых подключены соответственноко входам триггеров, выходы которых подключены соответственно к первым входамвлементов И, вторые входы которых подключены к тактовой шине, выходы влементов И подключены соответственно кпервому ивторому выходам блока анализа, входы схемы сравнения и первый входтретьего влемента И являются входамиблока анализа сходимости, второй вход 3третьего влемента И подключены к тактовой шине, выход третьего влемента И -через третий триггер к третьему выходублока анализа сходимости вычисления.Такое устройство позволяет расширить 4функциональные возможности и областьизменения аргументов,На фиг. 1 представлена блок-схема арифметического устройства; на фиг, 24 представлена блок-схема анализа сходи- мости вычисления,Арифметическое устройство содержит одноразрядные сумматоры-вычитатели 1-3, регистры сдвига с 1-8, блок 9 анали 36 за сходимости вычисления и блок 10 управления, Первые выходы регистров сдвига 4-6 подключены соответственно к первым входам сумматоров вычитателей 1 3, выходы которых соединены соответ.лИ ственно с .ервыми входами этих регистров сдвига 4-6, вторые выходы которых соответственно соединены с первыми входами блока 9 анализа сходимости вычис Х =Е. Е =2 + 2 2 О,О1+1,ь 1 1,1, 1, - ф Х-у +.,у г1+ 1 ф 1 1 1 Д 11ленни, регистра сдвига 7 и регистра сдвига 8. Выходы регистров сдвига 7 и 8 соответственно соединены со вторыми входами сумматоров-вычитателей 1-2 и вторым входом сумматора-вычитателя 3, Первый и второй выход блока 9 анализа сходимости соединены с соответствующими входами блока 10 управления, третий выход - с управляющими входами сумматоров-вычитателей 1-3, Выходы блока 10 управления соединены с управляющими входами регистров сдвига 4-8, Входами устройства являются входы регист ра сдвига 4 для значения первого аргумента Х, регистра сдвига 6 для значения второго аргумента У и регистра сдвига 5 для значения третьего аргумента Выходом устройства является выход регистра сдвига 6, Блок 9 анализа сходи- мости вычисления содержит, например, схемы сравнения 11 и 12, триггеры 13- 15, элементы И 16-18, Схема сравнения 11 необходима для сравнения содержания регистра сдвига 4 с логическим нулем, который подается на один из входом. На другие входы подсоединены выходы всех разрядов, кроме знакового, регистров сдвига 4. Знаковый разряд подсоединен на один из входов второй схемы сравнения 12 и на вход влемента И 18. Выход схемы сравнения 11 через триггер 13 и влемент И 16 соединен с первым вь 1 ходом блока 9, Выход схемы сравнения 12 через триггер 14 и влемент И 17 соединен со вторым выходом блока 9, Вторые входы влементов И 16-18 соединены с тактовой шиной 19, Выход элемента И 18 соединен с триггером 15, выход которого соединен со входом схемы сравнения 12 и третьим выходом блока 9,Итерационный процесс вычисления ос нован на одновременном решении системы раэностных рекуррентных соотношений, например, для двоичной системы счисления:Х Х.Х.Х-Чг, ХС 1) ф 1)31 мЬц, Х О1,1+1 1 0 0,0000000 где 1 -показатель порядкового номераитерации,= 0,1,и-показатель веса итерации,и -число разрядов.Вычисления в арифметическом усгрой- устае осуществляются следующим образом,гПервоначально в регистр сдвига 4 заносится значение аргумента Х, и регнсгрсдвига 5 - иначенне аргумента 2 н ирегистр сдвига 6 - значение аргумента У,цВ начальной итерации тактовые импульсыс выхода блока 10 управления начинаютпоступать только в регистры сдвига 4 и7, содержание которых алгебраическисуммнруется в сумматоре-вычнтателе 1, 5Резулвгат начальной итерации записывается в освобождающиеся при сдвиге старшие разряды регистры сдвига 4, В конценачальной итерации в етом регистре содержится значение Х - Х, МВ любой , нэй итерации с выходовблока 10 управления выданья последовательности (серия,) тактовых импульсовдля сдвига содержания регистров сдвига7 и 8 наразрядов вправо от запятой Ии продвижения содержаний регистров сдвига 4-8 на соответствующие входы сумматоров-вычнтателей 1-3, Резулвгаты каждой итерации эапнсываются с выходовсумматоров-вычитателей 13 младшимиразрядами вперед и освобождаюшнеся присдвиге старшие разряды регистров сдвига .4-6 соответственно и продвигаютсяв сторону младших разрядов к началуитнх регистров, В конце каждой итерации Зпо сигналу с тактоиой шины 19 и блоке9 анализа сходимости вычислений по знакусодержания регистра сдвига 4 формируется очередная цифра оператора Я , путем1 Д Для этих значений арументов время вычисления равно 2( и + е ) тактов пля 30 тактов для 12-разрядных чисел.Сравнительные испытания данного арифметического устройства с известным устройством показалн, что данное усч- ройство обладает расширенными функцио- нальными возможностями, не накладыва 16 6установки триггера 15 в соответствующееположение, Г 1 ри значении ф; = -1 сумматор-вычитатель 1 работает и режиме сложения,сумматоры-вычитателп 2-3 и рсжиме вычитания. ри О,. =+1 режим их раг.3боты заменяется на обратный.рн перемене значения очередной цнфрыО,о схемы3сравнения 12 через триггер 14 н элементИ 17 со второго выхода блока 9 на блок10 управления выдается сигнал переходаот-й величины к следующей величинесдвига на + 1 разрядов, т,е. вес птерации увеличивается на единицу. Гри нулевом содержании регистра сдвига 4 свыхода схемы сравнения 11 через триг- гер 13 и элемент И 16 с первого выхо -да блока 9 на вход блока 10 выдаетсясигнал останова, т,к. процесс вычислениязакончен и тактовые импульсы на слелуюшей итерации не выдаются, Гри этом содержание регистра сдвига 6 равно значению частного от деления произведениядвух аргументов на третий.Максимальное время вычисления в тактах равно Т 3 и( и+а)+ ю где и- число дополнительных разрялов для компенсации погрешностн усечения чисел присдвиге, и растет с уменьшением ргумента Е , Однако благодаря асинхронномурежиму работы для большинства значенийаргументов время вычисления меньше максимального значения, что значительноменьше времени вычисления при помощиотдельных операций умножения н деленияпри сравнимых затратах оборулования.В таблице приведен пркмер вычисления в арифметическом устройстве для значений аргументов Х = 0,5, У 0,25 я Е О 125,ет ограничения на пределы кзменения аргументов и обеспечивает высокое быстродействие при умеренных аппаратурных затратах.формула изобретенияАрифметическое устройство, содержащее блок управления, выходы которого подключены к управляющим входам регись633016 Фиг. 111 НИИПИ Заказ 6555/39 Тираж 784 Подписное фклиал ППП Патент, г. Ужгород, ул, Проектная, 4 ров слвнга, первые выходы первого, второго и третьего регистров сдвига соединены соответственно с первыми входамипервого, второго и третьего сумматороввычитателей, выходы которых соединены ус первыми входами соответствуюших регистров сдвига, вторые выходывторогои третьего регистров сдвига соединенысоответственно с первыма входами четвертого и пятого регистров сдвига, вы- рфход четвертого регнстра сдвига соединенсо вторыми входами первого и второгосумматоров-вычитателей, выход пятогорегистра сдвига соединен со вторым входомтретьего сумматора-вычитателя, о т л и - 1ч а ю щ е е с я тем,что,сцелью расширенияфункциональных возможностей благодаря вычислению частного от деления произведениядвух аргументов на третий аргумент и расширения области изменения аргументов, устрой-аство содержит блок анализа сходимости вычисления, вход которого соединен со вторьтм выходом первого регистра сдвига,первый и второй выходы - с соответствуюшими входами блока управления, третийвыход - к управляюшим входам сумматооов-вычитателей. 2. Устройство по п,1, о т л и ч а ю - ш е е с я тем, ито блок анализа сходи- мости вычисленйя содержит две схемы сравнения, выходы которых подключены соответственно ко входам триггеров, выходы которых подключены соответственно к первым входам элементов И, вторые входы которых подключены к тактовой шине, выходы элементов И подключены соответственно к первому и второму выходам блока анализа, входы схем сравнения и первый вход третьего элемента И являются входами блока анализа сходи- мости, второй вход третьего элемента И подключен к тактовой шине, выход третьего элемента И -через третий триггер к третьему выходу блока анализа сходнмости вычисления,