Цифровое устройство для вычисления показательных функций

Союэ Советскик Социалистицескии РеспубликОП ИСААКИЕИЗОБРЕТЕН ИЯК АВТОРСКОМУ СВИДНЕЛЬЮВУ(61) Дополнительное к авт. свих-ву(22) ЗаЯвлено 28.03,74 21) 2008940/18-24 (511 Л 4. Кл,6 06 Р 7/3 с присоединением заявки Ме -(451 Дата опубликования Описания 20.11,78 осударственный номитеСовета Министров СССРоо делаи изооретенийи открытий(72) Авторы изобретен федин и И. Я. ривапихи С, О, Абду.паев,71) Заявител 4) ЦИФРОВОЕ УСТРОЙСТВО ДЛЯ ВИЧСЛЕНЯ ПОКАЗАТЕЛЬНЫХ ФУНКЦИЙ 5 Изобретение относится к измеритель ной и вычиспитепьной технике и может быть испопьзовено в геофизической и радиопокационной еппаратуре в качестве специализированных вычиспитепей для обработки измерительной информации. 5Известны цифровые устройства дпя извлечения квадратного корня, содержащие параллельный сумматор, дешифратор счетчик циклов и сдвигающий регистр11. Эти устройства не позволяют возводить 10 числа в цепую и дробную степень. Известны также устройства дпя вычисления степенных функций, содержащие реверсивный счетчик цикпов, триггер, вентипь, генератор импульсов, множительно-депитепьноеустройство и суммирующий счетчик. Наиболее близким к изобретению техническим решением явпяется цифровое устройство для вычисления показательных функций содержащее дешиФратор, первые два вхо О да которого соединены с шинами показатепя, степени, счетчик, выход которого соединен с первой выходной шиной и через два последовательно соединенных сумметоре - со второй Выходной шиной ипервыми входеми эпементов И первойгруппы, входная шина устройстве соединена с первыми входами эпементов И второй группы и через третью группу апементов И - со вторыми входами второго сумматора 12), Однако оно характеризуетсяневозможностью возводить чиспа в . пюбую степень, спожностыо схемы, сложностью органиэации циклов вычиспений, недостаточным быстродействием и значитепьными погрешностями.Цепью изобретения явиется расширение кпессе решаемых задач, зекпючаюшего в вычислении показательных функций с дробным покеэатепем степени. В описываемом устройстве это достигается тем что оно содержит элементы И энементы ИЛИ, бпок сравнения, алементы И четвертой группы и триггер, вход которого через первый эпемент И соединен с тактовой ши ной, первый выход триггера соединен со входом счетчика и управпяющим входом второго сумматора, второй выход триггера соединен с первыми входами второго и3 6330третьего элементов И, выходы эпементовИ первой и второй группы через поспедо=ввтепьно соединенные группы первых элементов ИЛИ, блок сравнения, группу вто -рых эпементов ИЛИ в четвертую группу Вэлементов И подключены к выходам счетчика, первый выход блока сравнения черезЬоспедоватепьно соединенные четвертыйэлемент И и третий эпемент ИЛИ, а второй выход блока сравнения через третий гбэлемент ИЛИ подключены к третьемувыходу дешифрвтора и второму входу первого элемента И, первый выход дешифратора соединен со вторыми входамиэлементов И второй и четвертой групп, 33второй выход дешифратора соединен совторыми входами первой и третьей группэлементов И, вторыми входами четвертого и пятого элементов И, третий и четвертый выходы дешифратора через вто- Ярой и третий элементы И подключены соответственно к управляющим входам первого сумматора, выходы которого черезпятый элемент И соединены со вторымивходами группы вторых элементов ИЛИ. ИНа чертеже представцена функциональная схема описываемого устройства,Оно содержит входные шины 1 и 2 показателей степени гп и п соответственно, дешифратор 3, входную шину 4, Мсчетчик 5, первый и второй параппепьныесумматоры 6 и 7, схему 8 сравнения,четвертую группу эпементов И 9, группувторых элементов ИЛИ 10, вторую группу эпементов И 11, группу первых эпе- Иментов ИЛИ 1 2, второй эпе мент И 13,тактовую шину 14, первый апемент И 15,триггер 16, третий апемент ИЛИ 17, пятый элемент И 18, третью группу эпементов И 19, первую группу эпементов И ф20, третий эпемент И 21 и четвертыйэпемент И 22,Устройство реализует апгоритмы, основанные на решении в целых числахуравнений и неравенств. Суть их различных значений гп и и состоит в следующеми-. ".-,-;; "г 1=Гх = И,И -первый номер, при котором неравен.ство (4) выпопняется.Вычисление данной функции реапизуется посредством последовательного выполнения рассмотренных выше операций (3) и (2),гп=2, п=З у:КВычисление этой функции реализуется посредством поспедоватепьного выпопнения рассмотренных выше операций (1) и Ж.Принцип действия устройства рассмотрим в изложенном выше порядке дпя раэпичных значений Ф и Ип 2/В исходном попожении счетчик 5 и сумматоры 6 и 7 находятся в нулевом состояни. После поступления кодов п 1 и 1 на дешифратор 3 последний подключает разрядные выходы счетчика 5 через эпементы И 9 ИЛИ 10 и первым разрядным входам схемы 8 сравнения, входную шину 4 - через элементы И 11 и ИЛИ 12 ко вторым разрядным входам схемы 8 сравнения, разрешает прохождение тактовой частоты через эпемент И 15 на вход триггера 16, а также подкпочает второй импульсный выход триггера управления к третьему управляющему входу сумматора 6 через элемент И 13, Триггер управления поочередно управляет ипи сложением в счетчике 5 и по первому входу - спожением в сумматоре 7 кодов с сумматора 6, ипи по третьему входу сложением единиц в сумматоре 6. Происходит процесс вычисления в соответствии с выражением (1) до получения равных кодов на первых и вторых разрядных входах схемы 8 сравнения, которая, зафиксировав это через эпемент ИЛИ 17 и элемент И 15, запрещает поступление тактовой частоты на вход триггера управления, Процесс вычислении заканчивается, и на выходной шине 23 фиксируется значение=к п=1,И=2.В исходном попожении счетчик и сумматоры на,"дятся в нулевом сос;оянии, После поступления кодов Ф, И на дешифратор поспедний разрешает запись кода х через элементы И 19 по вторым разрядным входам в сумматор 7, подключает разрядные выходы сумматора 6 через элементы И 18 и эпементы ИЛИ 10 к первым разрядным входам схемы срав 133015неция, разряпные выходы сумматора 7через эпеллецты И 2 О и эцемецты ИЛИ12 ко вторым разрядным входам схемысравнения, выход "Меньше схемы сравнения через элементы И 22 к первому 3входу элемента ИЛИ 17, а также подкпючает второй импульсный выход триг -гера управления к третьему управляющему вхэду сумматора 6 через элементИ 13, перевэдит сумматэр 7 ня вычита- йние и разрешает прэхэждению тяктэвэйчастоты через элемент И 15 на вхэдтриггера управления. Тр 1 лггер управленияпоочередно управляет или слэженцем всчетчике и вычитанием из кэда В сумма- Иторе 7 пэ первому вхэду кэдэв с сумматора 6, или слэжением единиц в сумматэ- ре 6 по третьему вхэду. Прэисхэдит црэ=цесс вычисления ц сээтветствии с выра -жением (2) дэ пэлучения первэгэ этрица-тельнэгэ Остатка либэ нуля. Этэ сэстэяние фиксирует схема сравнения и черезэлемент ИЛИ 17 и элемент И 15 запре-.щает поступление тактэвэй чястэты нявхэд триггера управления. Прэцесс вычис=-пения заканчивается и,на выходной шине 24фиксируется значение./1 ц - ,;.- 1В исходном положении счетчик и сум - тгсматоры находятся В нулевом состоячии. После поступпения кодов 1 т 1, И на дешиф - ратор поспедний подключает разрядные выходы счетчика к первым разрядным входам схемы сравнения, а входную шину д кода Х - ко вторым разрядным входам схемы сравнения (также, как и в случает 1 = 2, и =1), подключает второй импульсный выход триггера управления через элемент И 21 к перволлу и второму управляющим входам сумматора 6, а также разрешает прохождение тактовой частоты на вход триггера упрявцения, ТОНГ гер управцения цсс ьреднс уцравпяет ипи сложением в счетчике и по первому входу у сложением в сумматоре 7 кодов с сумматора 6, ипи одновременно по первому и второму входам - сложением в суммато. ре 6 кодов со счетчика. Процесс вычисления протекает в соответствии с выра- д жением (3) до получения равных кодов на первых и вторых разрядных входах схемы сравнения, которая зафиксировав это, запрещает поступление тактовой частоты на вход триггера управления, Процесс вы- И чиспения заканчивается, и ца выходе 24 Фиксируется значениеуд х Ф:л) и=3з Б исходном положении счетчик и сумматорыы находятся в цулРВОМ состоянии ПО еле поступления кодов ю, и на дешифратор последний (ацвцогично сцучак 1 т 1=1,Г 1 =2) разне 1 цает запись кода х в сумл 1 атор 7, цодкпючяет разрядные выхода сумллаторя 6 к цервыл разрядным входам схемы сравнения, разрядные выходы сумлгятора 7 - ко вторым разрядным Входал. Схемы соавненця, выход Меньше схемы сравцеция - к первому входу элемента ИЛИ 17, переводит сумматор 7 на Вычитание я также (аналогично спу:.Яю ц 1 =3, -:=.1) цодкцючает второй цлцт,"ц";ц;,":, "."Од триггера уцряВпенияи перво , и Вторэл 1 у уцряВпяюшим Входам сумматора 6 ц разрешает прохождение тактОВО.:; частоты ця ВхОд триггера упраВ ленин., Трц Ггер управления поочередно упоавляст цлц сложением в счетчике и Вычнта 1 ги 1 ем из код х В суллматоре 7 по церволцу Входу кодов с сумматора 6, ипи одновременно цо первому и второму входал 1 - спожением в сумматоре 6 кодов со счетчика. Происходит процесс вычисления в соответствии с выражением (4)до цоцучения первого отрицатеньного остатка пцбо нуля, Зто состояние фиксирует схел 18 сравнения и зацрешает посту ппе - нкР: .-"Свой и:с:от" 1 1 а вход триггера управпенця: Процесс вычиспен 1 ья заканч 1 лвяется ц ня:-нхэде 24 фиксируетсяЗНЯЧРНЦРПВынцсцен 11 Р функции - х для сцучаев (1 п=З, в=2) и (Пч=2, тл =Э) осушествцяется В два этапа, И первом этапе число возводится в куб (ипи квадрат), а вэ втором 1 лэвлекается квадратный (или кубнческ 1 цл) корень В соответствии с изложе иной летодц кой, К; 1- Ллвцт," ЛЦ. - ;=-ХНЦКО-ЗКОНОЛЛИЧЕСКОй= -1 е . -;:- - .-,;.,;:.:- Нялотся; СтОИМОСтЬ уСт-ойства точность вычислений и его быстродействие, Стоимость устройства в первом прибццжени 11 огредепяется количествэл; и стоил;.э-т 1.-.ю составных энементов ц стоцлоэсте.:-э изготовпения. Как известно,. номенклатура составных эпемен тов описываемого устройства меньше, чем у известного. При прибпизитепьно Равной СТОИМССлт 11 ТИПЯ БСПОПЬЗУЕМЫХ ЭП 8 ментовстоиллогть описываемого устройства 1 еньц 1 е стэ 11 мости известного. Точность Вычислений описываемым устройством ОппедепЯется тем обстоятепьством, что в качестве основной операции дпя вы,цспеция функции (4.х ( щй 1 2 Э д ВВ1,2,3) испопьзуется одна ерифметическая операция (спожение). Известно, чтопогрешность сумматора при выпопненииетой операции равна О и имеется топько погрешность кодирования. В известномустройстве основную операцию перемножения сомножителей выполняет множительноделительное устройство, где источникомпогрешности является суммирующий интегратор; здесь же происходит и накопление погрешности, Быстродействие устройства определяется временем, необходимым дпя вычиспения степенной функции,а дпя реапизации этого вычисления достаточно выпопнять только Х операций спо- Мжениа (вычитания), так квк слагаемыеполучаются сразу в параппепьном кодена выходе сумматора, Быстродействиеизвестного устройства определяется временем, необходимым на операции сумм, - ЗВрования, временем дпя записи поспедоватепьного кода Х в счетчик и временем счета счетчиками. Ипя вычиспенияфункций в нем только операций суммиро.вания необходимо выпопнять Ф 2 Х, тек Мкак суммирование параппепьных кодовв реверсивных счетчиках осуществляется поспедоватепьно,Таким образом быстродействие описываемого устройства значитепьно повы- Вшается по сравнению с известным,Формупа изобретения33Цифровое устройство дпя вычиспения показательных функций, содержащее дешифратор, первые два входа которого соединены с шинами показателя степени, счетчик, выход которого соединен с пер- ф вой выходной шиной и через два последоватепьно соединенных сумматора - со второй выходной шиной и первыми входами элементов И первой группы, входная шина устройства соединена с первыми 4 ф входами элементов И второй группы и,через третью группу элементов И - совторыми входами второго сумматоре, о т -и и ч в ю ш е е с я тем, что, с цепьюрасширения класса решаемых задач, звкпючеюшегося в вычислении показательных.функций с дробным показателем стелени,устройствосодержит эпементы И, эпементы ИЛИ, блок сравнения, эпементы И четвертой группы и триггер, вход которогочерез первый элемент И соединен с тактовой шиной, первый выход триггера соединен со входом счетчика и упревпяюшимвходом второго сумматора, второй выходтриггера соединен с первыми входами второго и третьего элементов И, выходы элементов И первой и второй группы черезпоспедоватепьно соединенные группу первых элементов ИЛИ, блок сравнения, группу вторых элементов ИЛИ и четвертуюгруппу элементов И подключены к выходамсчетчика, первый выход блока сравнениячерез поспедоватепьно соединенные четвертый апемент И и третий элемент ИЛИ, евторой выход блока сравнения через третий элемент ИЛИ подключены к третьемувходу дешифраторв и второму входу первого элемента И, первый выход дешифрвтора соединен со вторыми входами эпементовИ второй и четвертой групп, второй выход дешифратора соединен со вторымивходами первой и третьей групп эпементов И, вторыми входами четвертого и пятого элементов И, третий и четвертыйвыходы дешифрвтора через второй и третийэпементы И подключены соответственнок управпяющим входам первого сумматора, выходы которого через пятый эпе.мент И соединены со вторыми входамигруппы вторых элементов ИЛИ,Источники информации, принятые вовнимание при экспертизе: 1. Авторское свидетепьство СССР239665, кл, ( 06 Р 7/38, 1970. 2. Авторское свидетепьство СССР491129, кл. 6 06 Р 7/381072,633015 Составитель Ш-С. О. Абдулаеведактор Л. Тюрина Техред 3, фанта Корректор Н. Ковал Заказ 6555/39 Тираж 784 Подписное ЦНИИПИ Государственного комитета Совета М по делам изобретений и открытий 113035, Москва, Ж, Раушская наб., нистров СС ПП фПатентф, г, Ужгород, ул, Проектная,ли