Устройство для вычисления экспоненты

Изобретение относится к вычислительной технике и может быть использовано в универсальных вычислителях, работающих с произвольной разрядной сеткой. 5Цель изобретения - повышение быстродействия.На чертеже представлена структурная схема устройства для вычисления экспоненты.Устройство содержит вход 1 аргумен. та, вход 2 задания точности, первые счетчик 3 и сумматор 4, третий регистр 5, первый триггер 6 четвертый регистр 7, вторые сумматор 8 и регистр 9, элемент ИЛИ 10, второй счетчик 11, первый регистр 12, первый элемент И 13, второй триггер 14, третий счетчик 15, пятый регистр 16, блок 17 памяти опорных значений, накапливающий сумматор 18, второй элемент И 9.Устройство работает следующим образ омеАргумент поступает на адресный вход блока 17 памяти (старшие а разря-, дов) и на вход регистра 12 (младшие п-а разрядов). В стардце а разрядов регистра 12 записываются нули, На вы" ходе блока 17 памяти форжруется на-. 30 чальное приближение у=е+"о. В регистр 12 записывается величина Я = =хпу, Так как у формируется полноразрядным, то 1 пу с погрешностью 3(2 4 равно х, Тогда Я =х-х =Ох . Если х, - это а старших разрядов аргумента, то 3 х (и"а) младших разрядов. Несмотря на это в регистр 12 х записывается в. естественной форме, т.е.О, О 0,0 Х.юМ. 405 х " г - фш и-шОдновременно с занесением аргумента в регистр 16 и в счетчик 15 с входа 2 заносятся число разрядов результата и количество итерационных циклов,45 Устройство реализует апгоритм. йХЗначение 01 -- е формируется заранее и хранится в блоке 7 памяти.Решение начинается по сигналу "Пуск". По этому сигналу триппер 14 перебрасывается в единичное состояние,55 из блока 17 памяти величины О переписывается в регистр 9 и накапливающий сумматор 18, значение регистра 16 переносится в счетчик 11, величина;хзаписывается с входа 1 в регистр 12,триггер 6 устанавливается в единичное состояние, в счетчик 3 прибавляется 1. Подготовка к работе устройства завершается,Значение величины К поступает напервый вход сумматора 4, на второйвход поступает значение остатка изрегистра 5 и на младший разряд - текущий старший разряд Ьх. В первом шаге в счетчике 3 записана 1 (00..01),в регистре 5 в первом такте любого шага записан нуль. Так как в регистре12 (000 ОМ М) в ст аршем з начащемразряде нуль и сумматор настроен навычитание, то остаток будет отрицателен, В триггер 6 заносится нуль (следующей операцией будет сложение) . Остаток(результат) с выхода сумматора переписывается в регистр 5 со сдвигом на один разряд. Одновременно в сторону старших разрядов сдвигается содержимое регистра 12.В следующем такте начинается определение нового разряда частного 2 /К иодновременно осуществляется умножение. предыдущего разряда на 01 (в общемслучае на 0,1). Для этого О и значения регистра 7 поступают на сумматор 8, складываются и, если текущийразряд частного равен 1, то сумма за"писывается в регистр 7, в противномслучае запись отсутствует и значениерегистра 7 не изменяется, В следующемтакте содержимое регистра 7 сдвигается влево, Умножение О осуо/Кществляется по методу умножения,начиная со старших разрядов со сдви гами текущего произведения влево. После определения и разрядов частного, счетчика 11 переходит в нулевоесостояние и на его выходе формируется сигнал переноса (конец текущего шага). По этому сигналу восстанавливается начальное состояние следующего шага.Счетчик 3 наращивается на 1 (К=К+1), триггер 6 устанавливается в начальное состояние, регистр 5 сбрасывается внуль, в регистр 12 записывается значение 4 х, в счетчик 11 переноситсясодержимое регистра 16, счетчик 15 наращивается на 1, Полученное значение: 0 (в общем случае 0 4) переписывается в регистр 9 и одновременно добавляется к содержимому накапливающего сумматора 18, т,е, Формируется у= щу 1+Од, (в общем случае у,+, =У+Ок )5 163Далее процесс повторяется. Число шагов определяется допустимой погрешностью определения функции. При дос" тижении требуемой точности срабатыва ет счетчик 15 и процесс прекращается.Результат хранится в накаппивалцем сумматоре 18. Составитель Я. КаульТехред Л.Сердюкова Редактор В. Бугренкова Корректор И,Зрдейи Заказ 816Тираж 394 ПодписноеВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР113035, Москва, Ж, Раушская наб., д. 4/5 Производственно-издательский комбинат "Патент", г.Ужгород, ул. Гагарина, 101 Формула из обр ет енияУстройство для вычисления экспоненты, содержащее первый, второй, третий и четвертый регистры, первый сумматор и блок памяти опорных значений, о тл и ч а ю щ е е с я тем,.что, с целью повышения быстродействия, оно содер",жит пятый регистр, второй сумматор, первый, второй и третий счетчики, первый и второй триггеры, первый и второй элементы И, накапливакщий сумматор и элемент ИЗИ, причем выход первого счетчика соединен с первым входом второго сумматора, младший разряд вто. рого входа которого соединен с последовательным выходом первого регистра, вход записи которого соединен с входом записи второго регистра с входом сброса в "0" третьего регистра, со счетным входом первого счетчика, с входом установки первого триггера, с входом записи второго счетчика, с входом записи накапнивающего сумматора и с выходом элемента ИЛИ, первый вход которого соединен с выходом переноса второго счетчика и счетным входом третьего счетчика, выход переноса которого соединен с входом сброса второго триггера, вход установки ,которого соединен с входом сигнала 1 и, "Пуск" устройства, с вторым входом элемента ИЛИ и с входом управления считыванием блока памяти .опорных значений, выход которого соединен с ин 6843 6формационным входом накаппиванюцегосумматора, с первым входом второгосумматора, с выходом четвертого регистра и с информационным входом второго регистра, выход которого соединенс вторым входом второго сумматора, выход которого соединен с информационным входом четвертого регистра, входзаписи которого соединен с выходомпервого элемента И, первый вход которого соединен с О-входом первоготриггера и с инверсным выходом старшего разряда первого сумматора, выход 15,которого соединен со сдвигом на одинразряд с информационным входом третьего ре гистр а, выход которо го соединенсо .старшими разрядами второго входапервого сумматора, входы сложения и 20 вычитания которого соединены соответ-ственно с инверсным и прямым выходамипервого триггера, тактовый вход котОрого соединен с входом сдвига первогорегистра, с входом записи третьего ре гистра, со счетным входом второгосчетчика, с вторым входом йервого элемента И и с прямым выходом второгоэлемента И, инверсный выход которогосоединен с входом сдвига четвертого 30 регистра, прямой выход второго тригге"ра соединен с первым входом второгоэлемента И, второй вход которого является тактовым входом устройства, информационный вход первого регистра 35соединен с младшими разрядами входааргумента устройства, старшие разряды которого соединены с адресным входом блока памяти опорных значений,вход задания точности устройства сое 4 о.динен с информационным входом пятогорегистра, выход которого соединен синформационным входом второго счетчи- кае