Устройство для вычисления сумм произведений

ключены к выходам суммы всех столбцов,кроме первого, и к выходам переноса матрицы модулей, а выход подключен к управляющему входу сумматора.Схема предлагаемого устройства представлена на чертеже и содержит регистры множимого 1 и множителя 2, матрицу модулей 3, сумматор 4 и блок анализа 5.Первые и вторые входы матрицы модулей 3соединены с выходами соответственно регистра множимого 1 и регистра множителя 2,а выход матрицы модулей 3 соединен совходом сумматора 4, Блок анализа 5 подключен выходом к управляющему входу сумматора 4, а входами - к выходам перено- щса матрицы модулей 3, и выходами сумм,кроме первого столбца, матрицы модулей 3,Предлагаемое устройство работает следующим образом,В качестве модулей в матрице 3 могут 20.быть использованы одноразрядные трехвходовые сумматоры с запоминанием суммы ипереноса и с одноразрядной схемой умножения на одном из входов, На первые входы матрицы модулей 3 поступают коды 25множимого первой пары чисел с регистрамножимого 1, На вторые входы матрицымодулей 3 поступают коды множителя первой пары чисел с регистра множителя 2.Результаты поразрядного перемножения 30множимого и множителя запоминаются вматрице модулей 3, На следующем такте срегистра множимого 1 и регистра множителя 2 на первые и вторые входы матрицымодулей 3 поступают соответственно коды З 5множимого и множителя второй пары чисел.Частичное произведение второй пары чисел поразрядно суммируется в матрице модулей 3 сполученными в первом такте значениями частичного произведения первой пары чисел,сдвинутыми на один разряд вправо и вниз, Результаты умножения и суммирования запоминаются вматрице модулей 3, Аналогично осуществляется умножение и суммирование остальных пар чисел. При этом поразрядные зна бчения сумм и старших разрядов и переноса старшего разряда, полученные на выходе матрицы модулей 3, суммируются с помощью сумматора 4,После умножения и суммирования К пар чисел осуществляют умножение и суммирование нулевых значений множимого и множителя, в результате чего значения поразрядных сумм и переносов выходят из матрицы модулей 3 и суммируются в сумматоре 4. Количество нулевых тактов определяется с помощью блока анализа 5, который анализирует состояние триггеров суммы и переноса матрицы моделей 3. Когда все триггеры переноса и триггеры суммы, кроме первого столбца матрицы модулей 3, находятся в нулевом состоянии, схема анализа 5 выдает сигнал на управляющий вход сумматора 4, После прохождения сквозного переноса в сумматоре 4 получается результат вычислений суммы парных произведений, причем младшие разряды этого результата устанавливаются на выходах первого столбца матрицы модулей 3, а старшие разряды результата получаются в сумматоре 4.Для иллюстрации работы предлагаемого устройства рассмотрим пример вычисления суммы парных произведений чисел, представленных в двоичном коде:Х = 0,10 х 0,01+0,10 х 0,11+0,01 х 0,01+ 0,10 х 0,10. Результаты вычислений сведены в таблицу, в которой использованы следующие обозначения: П и С - коды на выходе соответственно переноса и суммы матрицы модулей 3, Искомый результат (0,1101 = 13/16/) получен за 6 тактов, из которых один такт затрачен на вывод информации из матрицы модулей 3, после чего с блока анализа 5 выдается сигнал на управляющий вход сумматора 4, и один такт затрачен на сквозной перенос в сумматоре 4.В предлагаемом устройстве существенно повысилось быстродействие по сравнению с быстродействием известных устройств за счет сокращения холостых тактов, Предлагаемое устройство может применяться при решении задач векторной алгебры, общее время решения которых зависит от быстродействия данного устройства,551643 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 1 0 0 1 0 0 0 0 1 1 0 0 0 0 1 0 1 0 0 0 0 Нулевые 1 Сквозного переноса 00 00 0 0 0 1 0 1 0 1 0 0 0 0 блок анализа, входы которого подключенык выходам суммы всех столбцов, кромепервого, и к выходам переноса матрицымодулей, а выход подключен к управляющемувходу сумматоров,Формула изобретения Устройство для вычисления сумм произв денийпо авт. свид.480077, о т л и ч а ю - щ е е с я тем, что, с целью повышения быстродействия устройства, оно содержит К пар 1 10 01 10 11 01 10 10 10 00 00 0 0 0 0 0 1 0 0 0 0 0 1 0 0 0 1 0 0 0 1Составитель В. БерезкинРедактор Р. Пурнам Техред И. Асталош Корректор С. БолдижарЗаказ 125/26 Тираж 902 Подписное 11 НИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб., д, 4/5 филиал ППП Патент, г. Ужгород, ул, Проектная, 4