Арифметическое устройство в системе остаточных классов i

Союз Советских Социалистических Республик. Кл. 6 06 7/3 аявлено 22.1 Х.1970 ( 1477373/18 с присоединением заПриоритет омитет по делам зобретеиий и открытипри Совете МинистровСССР 1.325.5 (088,8) Опубликовано 181 Ч,1973. Бюллетень19 Дата опубликования описания 19.ЧП.1973 Авторыизобретения М. В. Чхеидзе, Г. Г, Ладария, Н, А, Георгобиани и В. М. БочоришвилиЗаявитель Тбилисский филиал Всесоюзного научно-исследовательского институтметрологии им. Д, И, Менделеева АРИФМЕТИЧЕСКОЕ УСТРОЙСТВО В СИСТЕМЕ ОСТАТОЧНЫХ КЛАССОВИзвестные выполняемые ройством, треб нающей матр ции, а предла нающей матра рации в отлич шений выполи пазоном исход едой операции, тическим устельной запомиданной опера- одной запомиказанные опе. ставляемых рераическим диарешения для кат данным арифме уют наличия отдицы результатов гаемое - толькощы, При этом ие от противопо яются над алгеб ных величин. Изобретение относится к области вычисли. тельной техники и может быть использовано при проектировании арифметических устройств цифровых вычислительных машин, использующих систему счисления в остаточных классах,Известно арифметическое устройство в системе остаточных классов, содержащее приемный регистр, соединенный с первым дешифратором, регистр результата, соединенный через второй дешифратор с матрицей для запоминания результатов операций.Предлагаемое устройство отличается тем, что оно содержит схему преобразования в дополнительный код, входами подключенную к первому дешифратору, а выходами - к матрице запоминания результатов операций, и схему выдачи результатов операций, подключенную к выходам матрицы запоминания результатов операций,Это обеспечивает упрощение схемы и повы.шение быстродействия работы арифметического устройства в системе счисления в остаточных классах.5 На фиг, 1 дана блок-схема арифметического устройства в системе остаточных классов; на фиг, 2 - схема построения устройства для основания системы остаточных классов равного 3.10 Предлагаемое устройство состоит из приемного регистра Ррегистра результата Рдешифраторов Д 1 и Дг, схемы преобразования в дополнительный код СП, матрицы запоминания результатов операций М, схемы выда чи результатов операций СВР (см. фиг. 1).Приемный регистр образуют триггеры Т, иТг, а триггеры Т", Т", составляют регистр результата (см. фиг. 2).Дешифраторы Д, и Дг преобразуют двоич ный код соответствующих регистров в десятичный. Поскольку левые плечи триггеров ,приняты за нулевые, а правые за единичные выходы, то элементы Из и И"з, И г и И"г, И 1 и И"1 соответственно определяют содержимое 25 приемного регистра и регистра результата.Схема СП позволяет преобразовать содержимое приемного регистра в дополнительный код, для этого высокий управляющий сигнал подается на вход Сг, В случае, когда содер жимое приемного регистра требуется пере3дать в прямом коде, высокий управляющий сигнал поступает на вход С,.Выходы дешифраторов Д, и Дг поступают на соответствующие входы матрицы М, При этом каждый из элементов 1/ (1=1 - :3, =1 - :3), реализующих логическую функцию И, расположен на пересечении соответствующей пары выходов схем Дг и СП.Каждому из элементов И матрицы М приписываются значения результатов операций сложения, вычитания и умножения (по модулю 3), выполняемые над величинами, соответствующими, значениям пары входов матрицы, на пересечении которых расположен данный элемент И,Так элементу И, расположенному на пересечении выхода О схемы Дг и выхода 2 схемы СГ 1, приписывается значение 2 (О+2) (тоа 33 при выполнении операций сложения и вычитания при вычитании выход схемы 3 есть дополнение до величины 3 содержимого приемного регистра и значение 0 - (ОХ 2) (иод 33 при выполнении операции умножения.Аналогично остальным элементам матрицы М приписываются такие значения результатов, как Ид в О и 2; И,з в 1 и 1; Иг, - 1 и 0; Игг в 2 и 1; Игз в О и 2; Из в О и 0; Изг - 1 и 0; Изз - 2 и 0.Схемой СВР определяется значение результата, соответствующего данной паре операндов и выполняемой иад ними операции. 11 ри этом результаты операций сложения и вычитания образуются на выходах а, аг и аз, а результаты операции умножения соответственно на выходах в вг и вз, причем выходы а, и Оаг и Ьг, аз и Ьз соответствуют значениям О, 1 и 2 результатов операций. Сигналы с этих выходов поступают на входы триггеров регистра результата, и в последнем происходит запоминание результата операции. Предлагаемое устройство работает следующим образом.Поступление первого операнда может выполняться или через приемный регистр Р, по 5 дачей высоких управляющих ситналов на входы С и С 4 или непосредственной засылкойв регистр результата РПри нулевом содержимом регистра результата устройство может выполнять также пре 10 образование в дополнительный код содержимого приемного регистра подачей высокихуправляющих сигналов на входы С, и С 4.При наличии обоих операндов в устройстведля выполнения операции сложения достаточ 15 но подать высокие управляющие сигналы навходы С, и С 4, соответственно для выполнения опер ации вычитания сигналы подаютсяна входы С, и С 4, а для выполнения операцииумножения - на входы С и Сз,20 Таким образом, предлагаемое устройствопозволяет выполнять алгебраические операции сложения, вычитания и умножения в системе остаточных классов на одной матрицев один такт.25Предмет изобретенияАрифметическое устройство в системе остаточных классов, содержащее приемный реЗ 0 гистр, соединенный с первым дешифратором,регистр результата, соединенный через второй дешифратор с матрицей для запоминания результатов операций, отличающееся тем, что, с целью повышения быстродействия оно соЗ 5 держит схему преобразования в дополнительный код, входами подключенную к первому дешифратору, а выходами - к матрице запоминания результатов операций, и схему выдачи результатов операцийподключенную к 40 выходам матрицы запоминания результатовопераций.Изд.459 Тираж 647 Подписноео делам изобретений и открытий прп Совете Министров СССР Москва, Ж, Раушская наб., д. 4/5