Устройство для прямого и обратного косинусного преобразования

) 5 0 06 Р 15/347 КОМИТЕТИ ОТКРЫТИ ГОСУДАРСТВЕ ННПО ИЗОБРЕТЕНИПРИ ГКНТ СССР"срр АНИЕ ТОР УСВ ЕЛЬСТВ построени льной техн нии; наобратном пр(71) Всесоюзный научно-исследовательский институт радиовещательного приема и акустики им. А,С,Попова(72) О,В.Михайлова и. Б.И.Шехтман (56) 1. Мурога С, Системное проектирование сверхбольших интегральных схем, М.: Мир, т. 2, с. 83, рис. 7.6.4.2. Авторское свидетельство СССР М 1711331, кл. Н 03 М 3/00, 1987.(54) УСТРОЙСТВО ДЛЯ ПРЯМОГО И ОБРАТНОГО КОСИНУСНОГО ПРЕОБРАЗОВАНИЯ(57) Изобретение относится к Ю устройств цифровой вычислите иИзобретение относится к построению устройств цифровой вычислительной техники и дискретной автоматики. Оно может быть использовано в радиотехнике и связи, а именно: а цифровых системах радиовещания и многофункциональной связи, звукового стереосопровождения телевидения, записи, хранения и воспроизведения звуковых сигналов.Целью изобретения является сокращение аппаратных затрат за счет уменьшения в й/4 раз объема блока памяти, где й - обьем выборки реализации процесса,Блок-схема устройства представлена на фиг. 1; на фиг, 2 представлена схема формирователя адреса для прямого и обратного преобразования при прямом преобраэоваки и дискретной автоматики. Устройство вычисляет последовательность коэффициентов ДКП длиной К по известной последовательности отсчетов длиной й в кодере и обратное преобразование в декодере. Целью изобретения является сокращение аппаратных затрат эа счет уменьшения объема памяти. Дискретный косинусный преобразователь содержит умножитель, сумматор функции, выходной регистр, регистр функции, счетчик и блок памяти, формирователь адреса, Новым является то, что введен формирователь адреса, позволяющий обращаться к ячейкам памяти в определенном порядке. Объем ПЗУ уменьшен в й/4 раза, число разрядов счетчика сокращено в 2 раза.3 ил. фиг. 3 - схема формирователя ипреобразовании.Устройство (фиг, 1) содержит умножитель 1, информационный вход 2, блок 3 памяти, сумматор 4 функции, регистр 5 функции,.выходной регистр 6, выход 7, счетчик 8, входы 9 и 10 первой и второй тактовых последовательностей, вход 11 сброса, формирователь 12 адреса для прямого и обратного преобразования,Формирователь 12 (фиг. 2) при прямом преобразовании содержит сумматор 13, информационный вход 14, выход 15, сумматор 16, регистр 17.Формирователь 12 (фиг. 3) при обратном преобразовании содержит сумматор18, регистр 19, информационный вход 20 и выход 21.Устройство вычисляет последовательность коэффициентов дискретного косинус- кого преобразования (ДКП) Ук по исходной 5 последовательности отсчетов Хл согласно выражению: И - 1Ук= Х СХПсоз(1) 10 где К=О, 1, ., К, К-й из коэффициентов ДКП, которые предстаоллют мгновенный спектр обрабатываемого сигнала;15п=О, 1, , И, и-ый ИКМ отсчет о интервале преобразования;К - количество коэффициентоо ДКП;й - обьем выборки (число отсчетов в интервале преобразования)201С=- - при К=О;2С=1 при К=1, 2, , К,и выполняет обратное преобразование восстанооленной о декодере последооа тельности коэффициентов спектральногол преобразования У в блоки отсчетов Х,согласно вцражению: д к -сХп= Х СУсов К (2) к =-о Обычно К=К=2, вГ (4,5)На вход 9 устройства поступает такта вал последовательность, соответствующая периоду подачи отсчетов ка вход 2. На вход 10 поступает тактовал последовательность с периодом, о К раз большим, чем на входе 9.40Для каждого коэффициента ДКП происходит перемножение умнажителам 1 всех К отсчетов, поступающих на информационный вход 2, на соответствующее значение45 косинусов, записанных в блок 3 памяти. Согласно выракению (1), при вычислении всех (Й.К) произведений достаточно использовать только 4 Н различных значений косинуса, т.е, косинус - функция периодическая, с йериодом 2 г. В блок памяти записыоаот 50 значения соз (К= О, 1, , 4 й) - осегож К4 М значений, и с помощью формирователя 12 адреса организуют обращение к соответствующей ячейке памяти при вычислении соответствующего произведения.В сумматоре 4 результат текущего умножения, поступающий на один вход сумматора 4 функции с выхода умножителл,складыоаетсл с результатом предыдущего умножения, записанным о регистре 5 функции о предыдущем такте,В выходной регистр 6 последооателько зэписыоаются значения осех коэффициентов ДКП. Выход 7 регистра 6 является выходом устройства.При вычислении К-го коэффициента ДКП при переходе от одного произведения к следующему необходимо в каждом такте уоеличиоать адрес ячейки блока 3 памяти, из которой считывается значение косинуса, на 2 К. При переходе к вычислению К+1-го коэффициента необходимо считывать значения косинусов с шагом 2 К+2, Такой цикл обращения к нужным ячейкам обеспечивает формирователь 12 адреса.Отметим, что при реализации обратного ДКП согласно выражению (2) структурная схема устройства идентична схеме устройства ДКП. приведенной на фиг. 1, что вытекает из сравнения выражений (1) и (2),Отличие заключается лишь о построении формирователя 12 адреса, т.к. при восстановлении и-го отсчета - см, выражение (2) - необходимо при переходе от вычисленил .текущего произведения к вычислению последующего увеличивать номер ячейки, из которой считывается соответствующее значение косинуса. на 2 п+1.Формирователь адреса, схема которого приведена на фиг. 2, обеспечивает обращение к ячейкам блока памяти, номера которых определлютсл согласно выражению К+2 Ки, п=О, 1, Кпри вычислении К-го коэффициента ДКП при прямом ДКП.Формирователь адреса, схема которого приведена на фиг, 3, обеспечивает обращение к ячейкам блока памяти, номера которых определяются согласно выражению (2 п+1)К,К=-О, 1,. К при вычислении и-го отсчета по восстановленным о декодере коэффициентам ДКП,По сравнению с прототипом обьем памяти сокращен в М/4 раз и составляет 4 М слов, число разрядоо счетчика 8 сокращено о 2 раза,Ф ор мул а изобретения 1, Устройство для прямого и обратного косинусного преобразования, содержащее счетчик, блок памлти, умкожитель, сумматор функции, регистр функции и выходной регистр, причем информационный вход устройства соединен с входом первого сомножителя умножителл, вход второго сомножителя которого соединен с выходом блока памяти, оыход умкожителя соединен с входом первого слагаемого сумматора функции, вход второго слагаемого которого соединен с выходомрегистра функции, информационный вход которого соединен с выходом сумматора функции и инФормационным входом выходного регистра, выход которого соединен с выхадогл устройства, вход первой тактовой последовательности которого соединен с входами синхронизации улножителя и регистра функции, вход установки в "0" которого соединен с входом синхронизации выходного регистра и входол 1 второго тактовой последовательности устройства, вход сброса которого соединен с входом установки в "0" счетчика. о т л и ч а ю щ е е с я тем, что, с целью сокращения аппаратных затрат за счет уменьшения в М/4 раз абьема блока памяти, где И - обьем выборки реализации процесса, оно содержит формирователь адреса для прямого и обратного преобразований, информационные входы с первого по в-й разрядов которого соединен с выходами соответствующих разрядов счетчика, где в=оу 2 М, выходы с первого по п 1+2)й разрядов формирователя адреса для прямого и обратного преобразований соединены с адресными входами соответствующих разрядов блока памяти, входы синхронизации и установки формирователя адреса для прямого и обратного преобразований соединены соответственно с входами первой и второй тактовых последовательностей устройства, вход второй тактовой последовательности которого соединен с входом синхронизации счетчика.2, Устройство по п. 1, о т л и ч а ю щ е ес я тем, что формирователь адреса для прямого и обратного преобразований в режиме прямого преобразования содержит дна сумматора и регистр, причел 1 информационные входы с первого по п 1-й разрядов формирователя соединены с информационными входами соответствующих разрядов первого слагаемого первого и второго сумматоров, выходы с первого по (п+2)-й разрядов перного сумматора соединены с выходами соответствующих разрядов, вход синхронизации 5 которого соединен с входом синхронизациирегистра, выходы с первого по (а+1)-й разрядов которого соединены с информационными входами соответственно с второго по (а+2)й разрядов второго слагаемого перво га сулгматора и информационными вхадал;исоответственно с первого па (в+1)й разрядами второго слагаемого второго сумматора, выходы разрядов которого соединены с информационнычи входами соответствую щих разрядов регистра, вход установки н "0"которого соединен с входом установки формирователя, вход логического нуля которого соединен с входом первого разряда второго слагаемого первого сумматора.20 З,Устройство поп.1, отлича ющеес я тем, что формирователь адреса для прямого и обратного преобразований в режиме обратного преобразования содержит сумматор и регистр, выходы с первого по гп+2) 25 й разрядов которого соединены с выходамисоответствующих разрядов формирователя и информационными входами соответствующих разрядов второго слагаемого сумматора, информационные входы с второго по 30 (в+1)й разрядов первого слагаемого которого соединены с входами соответственно с первого по гп-й разрядов формирователя, входы синхронизации и установки которого соединены с входами соответственно синх ронизации и установки в "0" регистра, информационные входы разрядов которого соединены с выходами соответствующих разрядов сумматора, информационный вход первого разряда первого слагаемого 40 которого соединен с входом логической единицы формирователя.1174346Составитель А. Зорин дактор Техред М,Моргентал Корректор С, Пекарь каэ 3928 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР113035. Москва, Ж, Раушская наб., 4/5водственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101