Множительное устройство

( 9) 1626252 А 1 Р 7 52 51) Вй :К.,ИСАНИЕ ИЗОБРЕТЕН г ТВУ 12 ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ11 РИ ГКНТ СССР ВТОРСКОУУ СВИДЕ(56) Авторское свидетельство СССР М 1193667, кл. 0 06 Р 7/52, 1982.Авторское свидетельство СССР ч". 1053104, кл. 0 06 Р 7/52, 1982(54) МНОЖИТЕЛЬНОЕ УСТРОЙО ВО (57) Изобретение относится к вычислительной технике и может быть применено для выполнения операции умножения двоичных и десятичных чисел. Особенно эффективно его использование при применении БИС и С Б И С. Цел ь изобретения - сокращение аппаратурных затрат. Новым в устройстве, содержащем регистр 1 множимого, матрицу узлов 4 тетрадного умножения, узлы 5 тетрадного суммирования, преобразователи 7 двоичного кода в десятичный, буферные ре гистры 6, коммутаторы 8, блок 9 суммирования, регистр 3 результата, является введение преобразователей 2 десятичного кода в двоичный с соответствующими связями, что позволяет сократить число узлов тетрадного умножения, аппаратурные затраты на узлы тетрадного суммирования, а следовательно, и всего устройства. 1 з,п. ф-лы, 2 ил,5 10 15 20 25 30 35 40 45 50 Изобретение относится к вычислительной технике и может быть использовано при разработке устройств для умножения чисел, представленных в двоичной и десятичной системах счисления.Цель изобретения - сокращение аппаратурных затрат на реализацию устройства.На фиг. 1 приведена функциональная схема множительного устройства для случая и = 4, 1 = 2; на фиг, 2 - функциональная схема преобразователя десятичного кода в двоичный для 1 - 2.Устройство содержит (фиг. 1) шестираэрядный регистр 1 множимого со схемой удвоения, два преобразователя 2 десятичного кода в двоичный, восьмиразрядный регистр 3 результата, двенадцать узлов 4 тетрадного умножения, восемь узлов 5 тетрадного суммирования, восемь буферных регистров 6, семь преобразователей 7 двоичного кода в десятичный, семь коммутаторов 8, блок 9 суммирования, вход 10 выбора режима работы устройства, управляющий вход 11 устройства и входы 12 и 13 множимого и множителя устройства соответственно. Преобразователь 2 десятичного кода в двоичный (фиг. 2) содержит двухразрядный регистр 14, делитель 15 на два и коммутатор 16.Устройство работает следующим образом.Регистр 1 множимого - (п+Ц-разрядный. Дополнительные М разрядов введены с целью устранения искажения информации в регистре 1 множимого после выполнения в нем многократного удвоения. Регистр 1 предназначен для хранения множимого, а в процессе умножения в нем последовательно во времени формируются значения двух-, четырех-, восьми- и так далее-кратных множимых, В режиме двоичного умножения удвоение содержимого регистра 1 осуществляется его простым сдвигом в сторону старших разрядов на один двоичный разряд, в режиме десятичного умножения при удвоении содержимого регистра 1 подключаются цепи коррекции для получения правильного результата удвоения десятичных чисел. Синхровходы всех регистров устройства объединены и соединены с входом синхронизации устройства. Цепи десятичной коррекции регистра 1 множимого могут быть построены как и в известном устройстве,Каждый преобразователь 2 предназначен для последовательного преобразования М тетрад множителя в двоичный код при работе устройства в режиме десятичного умножения, Преобразование М тетрад множителя в двоичный код осуществляется путем деления на два в каждом такте работы устройства значения информации, хранящейся в регистре 14. Регистры 14 М-разрядный, предназначен для хранения десятичных разрядов (или 4 М двоичных) множителя, а также для хранения промежуточных результатов деления Содержимого регистра 14 на два.Делитель 15 на два предназначен для деления в каждом такте 1 десятичных разрядов множителя йа два работе в десятичной системе счисления, При работе в двоичной системе счисления он пропускает информацию без изменения, только сдвигая ее на один двоичный разряд в сторону младших разрядов,На стадии загрузки сомножителей коммутатор 16 осуществляет подключение к информационным входам регистра 14 информационного входа преобразователя 2 для записи М десятичных либо 4 М двоичных разрядов множителя. На стадии собственно умножения через него проходит информация с выхода делителя 15.Регистр 3 результа;а 2 п-разрядный и предназначен для хранения конечного результатавычисления. В узлах 4 тетрадного умножения матрицы формируются произведения содержимого соответствующей тетрады регистра 1 множимого на значение,полученное на выходе соответствующего преобразователя 2.Все узлы 5 тетрадного суммирования являются узлами комбинационного типа. В каждом такте работы устройства в этих уэлах осуществляется суммирование тетрадных произведений, сформированных в данном такте на выходах соответствующих узлов 4 тетрадного умножения, и прибавление к полученному при этом результату содержимого соответствующего буферного регистра 6, сформированного на предыдущем такте работы устройства. Они могут быть реализованы самыми различными методами. Буферные регистры 6 служат для хранения значений тетрадных сумм, получаемых в каждом такте на выходах соответствующих узлов 5 тетрадного суммирования. Преобразователи 7 двоичного кода в десятичный предназначены для преобразования двоичного кода суммы, полученной на выходе соответствующего узла 5 тетрадного суммирования, в десятичный код, например код 8421,Коммутаторы 8 в режиме двоичного умножения осуществляют подключение к входам блока 9 суммирования выходов узлов 5 тетрадного суммирования, а в режиме десятичного умножения - выходов преобразователей 7 двоичного кода в десятичный. Блок9 суммирования предназначен для суммирования тетрадных сумм в двоичной или десятичной системе счисления (в зависимости от значения сигнала на входе 10 выбора режима работы устройства). В большинстве случаев в устройстве в качестве блока 9 суммирования используется двухвходовый или трехвходовый быстродействующий сумматор, позволяющий суммировать как двоичные, так и десятичные числа.Устройство при умножении десятичных и двоичных чисел работает следующим образом.В режиме умножения чисел, представленных в десятичной системе, по сигналу на входе 10 устройства регистр 1 множимого, делитель 15 на два и коммутаторы 16 преобразователей 2, коммутаторы 8 и блок 9 суммирования настраиваются на работу в десятичной системе счисления. В результате этого в регистре 1 множимого включены цепи десятичного удвоения его содержимого, выходы преобразователей 7 двоичного кода в десятичный подключены через коммутаторы 8 к соответствующим разрядам блока 9 суммирования, Одновременно с этим по сигналу на управляющем входе 11 устройства в регистр 1 множимого заносится множимое с входа 12 множимого устройства, с входа 13 множителя заносится множитель по 1 разрядов (к - число десятичных разрядов множителя, объединяемых в группу для преобразования в двоичный код) в соответствующие регистры 14 преобразователей 2, буферные регистры 6 обнуляются (цепи обнуления не показаны).В первом такте собственно умножения в узлах 4 матрицы формируются частичные произведения, которые в дальнейшем суммируются с учетом занимаемых ими весовых позиций в соответствующих узлах 5 тетрадного суммирования, Первый такт работы устройства заканчивается с приходом синхроимпульса, по которому производятся одновременно запись результатов с выходов узлов 5 тетрадного суммирования в соответствующие буферные регистры 6, удвоение содержимого регистра 1 множимого, получение следующих значений двоичных разрядов в преобразователях 2. В следующих тактах, эа исключением последнего, устройство работает аналогично. Число тактов зависит от значения К Так, для М - 2 число тактов равно восьми при умножении двоичных чисел и семи при умножении десятичных чисел. Если М - 4. то число тактов равно шестнадцати при умножении двоичных чисел и четырнадцати при умножении десятичных чисел. Основное отличие в работе устройствав последнем такте состоит в том, что результаты, сформированные на выходах узлов 5 тетрадного суммирования, не записыва ются в буферные регистры 6, а послепреобразования в десятичный код в преобразователях 7 через коммутаторы 8 поступают на соответствующие входы блока 9 суммирования, на выходе которого и фор мируется окончательное 2 п-разрядное произведение.При умножении двоичных чисел основные отличия в работе устройства состоят в том, что в регистре 1 множимого удвоение 15 его содержимого сводится к простому сдвигу в нем информации на один двоичный разряд влево (в сторону старших разрядов), преобразователи 2 осуществляют простой сдвиг на один двоичный разряд информа ции, содержащейся в регистрах 1, в сторонуих младших раэоядов, блок 9 суммирования настраивается на суммирование двоичных чисел, в последнем такте работы устройства результаты, сформированные на выходах 25 узлов 5 тетрадного суммирования, минуяпреобразователи 7 двоичного кода в десятичный. передаются через коммутаторы 8 на соответствующие входы блока 9 суммирования.30 Формула изобретения1. Множительное устройство, содержащее регистр множимого со схемой удвоения, регистр результата, матрицу из (п+М) о узлов тетрадного умножения (и - разряд ность сомножителей; М - 2, 3, , и - числодесятичных разрядов множителя, объединяемых в группу для преобразования в двоичиный код; ц =) -- число групп десятичных1(40 разрядов; М-множителя, преобразуемых вдвоичный код;) х - ближайшее целое,х), 2 п узлов тетрадного суммирования, 2 п буферных регистров, 2 ппреобразователей двоичного кода в десятичный, 2 пкоммута торов и блок суммирования, причем первыевходы узлов тетрадного умножения (1-го столбца матрицы ( = 1, , и+1) соединены соответственно с выходом 1-й тетрады регистра множимого, входы р-го узла тетрадного 50 суммирования (р = 1, , 2 п) соединены ссоответствующими выходами (1= -х узлов тетрадного умножения матрицы О - 1, , о;+ 2)-М - р) и выходами соответствующих буферных регистров, выход в-го узла тет радного суммирования (в = 12 п) соединен соответственно с информационным входом в-го буферного регистра, входом его преобразователя двоичного кода в десятичный и первым информационным входом в-го коммутатора, выход 2 п-го узла тетрад1626252 9 Ьл 2 Составитель Е.МурзинаРедактор И.Горная Техред М,Моргентал Корректор В.Гирня Заказ 279 Тираж 405 Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СС 113035, Москва, Ж, Раушская наб., 4/5 эводственно-иэдательский комбинат "Патент", г. Ужгород, ул,Гагарина, 1 О ного суммирования соединен с информационным входом 2 п-го буферного регистра, выход е-го преобразователя двоичного кода в десятичный соединен соответственно с вторым информационным входом гл-го коммутатора, выход которого соединен с соответствующим входом блока суммирования, выход которого соединен с информационным входом регистра результата, информационный вход регистра множимого соединен с входом множимого устройства, вход выбора режима работы которого соединен с управляющими входами 2 пкоммутаторов и входами выбора режима работы блока суммирования и регистра множимого, вход записи которого соединен с входами записи регистра результата, 2 п буферных регистров и управляющим входомустройства, отличающееся тем, что, с целью сокращения аппаратурных затрат, в него введено ц преобразователей десятичного кода в двоичный, причем вторые входы узлов тетрадного умножения )-й строки матрицы объединены и соединены соответственно с выходом 1-го преобразователя десятичного кода в двоичный, выход 2 п-го узла тетрадного суммирования соединен с соответствующим входом блока суммирования, входы выбора режима работы о преобразователей десятичного узла в двоичный соединены с входом выбора режима 5 работы устройства, управляющий вход которого соединен с управляющими входами о преобразователей десятичного кода в двоичный, информационные входы которых соединены с входами соответствующих 10 разрядов множителя устройства,2. Устройство по и. 1, о т л и ч а ю щ е ес я тем, что каждый преобразователь десятичного кода в двоичный содержит регистр, коммутатор и делитель на два, выход кото рого соединен с первым информационнымвходом коммутатора, второй информационный вход которого соединен с информационным входом преобразователя, а выход - с информационным входом регистра, разряд ные выходы которого соединены с входомделителя на два, управляющий вход которого соединен с входом выбора режима работы преобразователя, управляющий вход которого соединен с управляющим входом 25 коммутатора и входом записи регистра, выход младшего разряда которого соединен с выходом преобразователя.