Устройство преобразования временных интервалов в двоичный код

(23) ПриоритетОпубликовано 30.12.75. Бтоллетень М 48Дата опуоликования описания 11.03.76 51) М. Ел. Н 031 с 13 сударственныи коми Совета Министров СССРво делам изобретенийн открытий 53) УДК 681.325(088.8(72) Авторы изобретения Л, Б, Баран, М. В, Динович, А, А. Кобозев, А. А. Михайлишин и А. А. Морозовна Ленина институт кибернетики АН Украинской ССР(54) УСТРОЙСТВО ПРЕОБРАЗОВАНИЯ РЕМЕННЫХ ИНТЕРВАЛОВ В ДВОИЧНЫЙ КОДИзобретение относится к вычислительной технике и может использоваться при конструировании вычислительных машин и систем,Известно устроиство преобразования вре менных интервалов в двои шый код для процессора сбора, обработки и передачи многоканального потока информации, содержащее регистр адреса массива двоичных кодов, регистр адреса обработки, регистр конечного 10 адреса обработки, схему сравнения, буферный регистр, счетчик и дешифратор, причем входы регистра адреса обработки, регистра адреса массива двоичных кодов и регистра конечного адреса обработки соединены с шиной чтения 15 и шиной импульсов записи процессора, а выход регистра адреса обработки соединен с первым входом схемы сравнения и входом процессора, выход регистра адреса массива двоичных кодов подключен к процессору, выход регистра конечного адреса обработки соединен с вторым входом схемы сравнения, выход которой соединен с входом процессора, первый вход буферного регистра подключен к шитте импульсов записи, а его выход соединен с входом процессора, пина импульсов записи через счетчик и дешифратор соединена с входом процессора.Недостатками известного устройства являются невысокая помехсзащищенность и невысокая достоверность регистрируемой информации.Цель пзооретения - увеличение помехозащищенпости и повышение достоверности принимаемой информации.Для этого в устройство дополнительно введены блок скорости канала, блок дополнения до бита, блок остатка преобразования и блок временного интервала, причем первые их входы сседипены с шиной чтения, а вторые - с шиной импульсов записи процессора, выход регистра скорости соединен с т 1 етьии входом регистра дополнения до бита, выход которого полк;почен к входу процсссора и к третьему входу регистра временного интервала, выход которого соединен с вторым входом буферного регистра и входом процессора, выход регистра остатка соедтшен с входом процессора,На чертеже изображена структурная схема устройства преобразования временных интервалов в двоичный кот.Устройство состоит из регпстра 1 адреса обработки, осуществляющего хранение очередного адреса массива времен;тых меток канала, регистра 2 конечного адреса обработки, в котором хранится конечный адрес массива временных меток канала, преобразуемого в двоичный код, регистра 3 адреса массива двоичных кодов, фиксирующего адреса, по которым в процессор 4 осуществляется запись двопчных кодов, полученных в процессе преобразования массива временных меток, схемы 5 срявнсния, которая реализует функции сравнения на равенство, записанных в регистре 1 адреса обработки и регистре 2 конечного адреса обработки, блока 6 скорости канала, осуществляющего хранение кода длительности бита, определяющего скорость передачи данного канала, блока 7 остатка преобразования, в котором хранится значение (О или 1) и код остатка предыдущего бита, блока 8 дополнения до бита, осуществляющего в процессе преобразования хранение кода дополнения до бита, блока 9 време ного интервала, в котором хранится состояние временного интер- вяла (О или 1), код длительности временного иптервала и значение бита (0 или 1), полученного в процессе преобразования временных интервалов в двоичный код, буферного регистра 10, в котором до занесения в процессор 4 накапливаются двоичные коды, полученные в результате преобразования временных меток, счетчика 11, подсчитывающего число битов, записываемых в буферный регистр 10, дешифратора 12, фиксирующего момент заполнения буферного регистра О в процессе преобразования, кодовых шин 13, связывающих счетчик 11 с дешифратором 12, шины 14 выходной дешифратора 12, соединяющей его с процессором 4, шиы 15 выходной сх:мы 5 сравнения, соединяющей ее с процессором 4, шипы 16 импульсов записи процессора 4, соединяющей его с регистром 1 адреса обработки регистром 2 конечного адреса обработки, регистром 3 массива двои нных кодов, блоком 6 скорости канала, блоком 7 остатка преобразования, блоком 8 дополнения до бита, блоком 9 временного интервала, буферным регистром 10 и счетчиком 11, адресных шин 17, связывающих регистр 1 адреса обработки с входом процессора 4 и первым входом схемы 5 сравнения, выходных кодовых шин 18, связывающих выход регистра 2 конечного адреса обработки с вторым входом схемы 5 сравнения, адресных шин 19, которые связывают регистр 3 адреса массива двоичных кодов с входом процессора 4, кодовых шин 20 чтения, по которым из процессора 4 осуществляется запись информации в регистр 1 адреса обработки, регистр 2 конечного адреса обработки, регистр 3 массива двоичных кодов, блок 6 скорости канала, блок 7 остатка преобразования, блок 8 дополнения до бита и блок 9 временного интервала, кодовых шин 21, по которым двоичные коды, полученные в результате преобразования и хранящиеся в буферном регистре 10, записываются в процессор 4, выходных кодовых шин 22, которые соединяют выход блока 6 скорости с входом блошка 8 дополнения до бита, выходных кодозых шин 23, связывающих блок 8 дополнения до бита с входами блока 9 временного интервала и процессора 4, выходных кодовых шин 24, соединяющих блок 7 остатка преобразования с входом процессора 4, выходных кодо 5 10 15 20 25 ЗЭ 35 40 45 5 з 55 60 65 вых шин 25, которые соединяют выход блока 9 временного интервала с входами процессора 4 и буферного регистра 10.Устройство работает следующим образом.В процессоре 4 формируется массив временных меток, отображающий изменения состояний данного канала во времени. Массив представляет собой совокупность записей состояния канала в,сопровождении кода текущего времени. Устройство управления процессора 4 последовательно по шинам 16 импульсов записи вырабатывает сигналы, по которым по кодовым шинам 20 чтения переписывается информация, задающая режим работы, из процессора 4 в устройство. Затем в процессор 4 по адресным шинам 17 переписывается из регистра 1 адреса обработки 1 код адреса, по которому устройство управления процессора 4 осуществляет чтение начальной ячейки массива временных меток, при этом в процессоре 4 получаем код первого момента изменения состояния канала (11) и состояние канала (0 или 1). По сигналу устройства управления процессора 4, который поступает по шинам 16 импульсов записи, в блок 9 вре- , енного интервала из процессора 4 по кодовым шинам 20 чтения переписывается состояние канала, после чего на регистр 1 адреса обработки поступает сигнал из процессора 4 п формирует в нем,код адреса следующей ячейки массива временных меток. Код нового адреса, по которому устройство управления процессора 4 осуществляет чтение следующей ячейки массива временных меток, поступает по адресным шинам 17 в процессор 4 и в нем получаем код времени второго момента изменения состояния канала (Ц и состояние канала в этот момент. В процессоре 4 осуществляется вычисление кода длительности временного интервала, представляющего собой разность значений кодов моментов времени Ь и 1 ь Полученный результат по сигналу уст ройства управления процессора 4, поступающему по шинам 16 импульсов записи, переписывается в блок 9 временного интервала. После этого в процессор 4 по выходным кодовым шинам 23 осуществляется перезапись кода дополнения до бита из блока 8 дополнения до бита и производится сравнение величин кодов длительности полученного временного интервала и дополнения до бита. Если при этом величина длительности временного интервала больше или равна величине дополнения до бита, то дальнейшая работа устройства осуществляется следующим образом.В процессоре 4 производится вычисление разности значений временного интервала и дополнения до бита, полученное значение разности по сигналу устройства управления процессора 4, поступающему по шинам 16 записывается в блок 9 временного интервала, после чего в процессор 4 по выходным кодовым шинам 24 и 25 соответственно заносится код остатка из блока 7 остатка преобразования и код дополнения до бита из блока 8 дополнения до бита. В процессоре 4 производится сравнение величины остатка и дополнения до бита. Если величина дополнения до бита меньше велц 1 ины остатка, то устройство управления гроцессора 4 вырабатывает сигнал, поступаюп",иц по шинам 16 импульсов записи, по которому В блоке 9 вре 1 енного цптсрВала формируется значение бита, после чего устройство управления проис"сспа 4 ьч рабатываст сиг 11 аль, один цз которых устанавливает в поль блок 7 остатка преобразования, другой сигнал по шипе 16 импульсов записи гоступгет на блок 8 дополнения до бита и ОсушестВляет по В 11 ходных 1 кОдОВым шинам 22 перепись в гюследнцй кода длительности бцта цз блока " скорост:1, третий сигнал по шинамб осуществляет запись в первый разряд буферного регистра 10 из блока 9 временного интервала хранящегося в нем бита, полученного в результате преобразования временного интервала. Затем устройство управленця процессора 4 вырабатывает сигнал, который осуществляет сдвиг ца одцц разряд в буферном регистре 10 и увеличивает на единицу содсрживОе счетика 11. После этого снова осуществляется сравнение величин временного интервала и дополнения до бита. В случае, если величина временного интервала больше величины дополнения до бита, устройство осуществляет работу аналогично описанному до тех пор, пока велцчц;а допол;сипя до бита не станет больше величины длительности временного интервала, Если при сравнении в процессоре 4 пели:цн дополнения до бита и остатка преобразования, величина дополнения до бита оказывается больше величины Остатка, то устройство управления процессора 4 Вырабатывает по шинам 16 Импульсов записи сигнал, который осуществляет пе. репись состояния остатка из блока 7 остатка преобразования в блок 9 временного интервала, после чего работа устройства продол 1 кастся как и в предыдущем случае.Если при сравнении кодов длительности временного интервала и кода дополнения до бита величина длительности будет меньше величины дополнения до бита, то в процессор 4 по выходным кодовым шипам 24 из блока 7 остатка преобразования переписывается код остатка и производится перепись состояний остатка из блока 7 остатка преобразования и временного интервала цз блока 9 временного интервала, Если состояния остатка ц временного интервала совпадают, в процессоре 4 происходит сложение величин остатка и длительности временного интервала. Результат сложения по сигналу устройства управлетя процессора 4, вырабатываемому по шинам 16 импульсов записи, переписывается в блок 7 остатка преобразования. После этого в процессор 4 по кодовым шинам 23 из блока 8 дополнения до бита переписывается код дополнения до бита и производится вычисление разности значений дополнения до бита и временного интервала. Полученный результат пе 5 10 15 20 Зл 35 40 5 5) 55 репнсывается в блок 8 дополнения до бита. Если состояние остатка и временного интервала не совпадают и при этом величина остатка больше или равна длительности временного интервала, то в процессоре 4 происходит вычитание длительности временного интервала з вс-:ичи 1 ы Остатка, а в дальнейшем работа устройства происходит как и в предыдущем снНс. Если состоЯццц О:тагкз ц 1 зпсмснного интервала не совпадают и прц этом велцч 1 ша остатка меньше величины длительности временного Интервала, то из величины длительности временного интервала вычитается величина остатка. Дальнейшая работа устройства происходит как и в предь 1 дущпх случаях за 1 ЛСКЛ 10 ЧЕНИСЪ 1 ТОГО, ЧТО В МО:1 ЕЦТ ПЕРЕПЦСП ИЗ процессора 4 в блок 7 остатка цз блока 9 Временного интервала в этот же блок переписывается состояние временного интервала, Следующий цикл работы устройства происходит аналогично описанному.ДВОИИНЫЕ РаЗРЯДЫ, ПОДУ ЕННЫЕ В РЕЗУЛЬтатс послсдоватсльнь 1 х преобразованцй временных интервалов, накапливаются в буферном регистре, од:Сзремснно с".стчцк 11 осущестВляст подсчет колп 1 естВа б 1 тов, поступающих в буферный регистр 10 1 в момент, когда колпчество при:1 ятых в буферный регистр 10 битов будет .равно коли еству разрядов ячеек процсссОра 4, дсшцфратор 12 по шипе 27 Выл", 1 и ДСШ 1:.СНРатола ВЫРПОатмнаЕт СИГНал В устрог 1 ство п;,)авле 1 лця п 11 оцсссора 4, по котоконцс очере;ного ццла работы согласно кода адреса, за:цсанного в регистре 3 адреса массива двоцч: ых разрядов, в массив двоичных разрядоз процессора -1 цз бх,1 срного регистра 10 перепцсываотея коды, полученнье в процессе преобрсзсзанц 1. Далее нстнронство управления прсцессора 4 вырабатывает сигнал, увели цваощцй содержимое регистра 3 адреса массива двоцчных кодов на единицу, после чего начПнастся очередной 1;пкл преобразования. Прсцесс грсобразовапия продолжается до тех пор пока схема 5 сравнения не зафиксирует равенство кодов, записанных в регистре 1 адреса сбработкц и регистре 2 конечного адреса обработкц. Б этом случае схема 5 сравнения пс шине 15 гыходной схемы сраг;ненця посыласг в устройство уппавления процессора 4 с.:гнал, по которому в конце очередого цикл 1 заботы устройства преобразования време:111 ых интервалов в двоичные коды устройство у:равлспия процессора 4 по кодовым пц 1 на 23 ц 24 осуществляет запись в процессор 4 кодов дополнения до бита из блока 8 дополнения до бита, кода и состояния остатка из бзн ка 7 остатка преобразования, которые будл т цспользованы при последу 1 ощих преобразованиях.,сссива временных метек даш;ого канала. Предмет изобретенияУстройство преобразования времеНных интервалов в двоичный код для процессора сбора, обработки и передачи многоканального497725 Составитель Н. Баринова Техред Е. Митрофаио Редактор В. Булдаков орректо ук Заказ 351/18 зд Ъа 209 аж 90 одписно Типография, пр. Сапунов потока информации, содержащее регистр адреса массива двоичных кодов, регистр адреса обработки, регистр конечного адреса обработки, схему сравнения, буферный регистр, счетчик и дешифратор, причем входы регистра адреса обработки, регистра адреса массива двоичных кодов и регистра конечного адреса обработки соединены с шиной чтения и шиной импульсов записи процессора, а выход регистра адреса обработки соединен с первым входом схемы сравнения и входом процессора, выход регистра адреса массива двоичных кодов подключен к процессору, выход регистра конечного адреса обработки соединен с вторым входом схемы сравнения, выход которой соединен с входом процессора, первый вход буферного регистра подключен к шине импульсов записи, а его выход соединен с входом процессора, шина импульсов записи через счетчик и дешифратор соединена с входом процессора, отл ич а ющееся тем, что, с целью увеличения помехозащищенности и повышения достоверности принимаемой информации, в него дополнительно введены блок скорости канала, блок дополнения до бита, блок остатка преобразования и блок временного интервала, причем псрвые их входы сое динены с шиной чтения, а вторые - с шинойимпульсов записи процессора, выход регистра скорости соединен с третьим входом регистра дсполнения до бита, выход которого подключен к входу процессора и третьему входу ре гистра временного интервала, выход которогосоединен с вторым входом буферного регистра и входом процессора, выход регистра остатка соединен с входом процессора.