Десятичный сумматор в избыточной системе счисления

(57) тель слизобретений техник относится к вычи может быть исптировании ариям в циФровых ЭВМ.- упрощение сумм десятичного суистеме счисления л зова тиче Цель атоммато ра. ра в соде торо элем одноразрядных сулементов И, шестьлемент И-НЕ, элеэлемента НЕ, 1 Утри е тельство С6 Р 7/40,сятичного разряда сумматора, выходы 9 и 10 положительного и отрицательного переноса в следующий разряд сумматорачетырехразрядный выход 11 суммы и управляющий вход 12 определения операции, одноразрядные сумматоры 13 - 20, элементы ИЛИ 21 - 26, элементы И 27 - 35, элементы НЕ 36 - 38, элемент ИЛИ-НЕ 39 и элемент И-НЕ 40.Десятичный сумматор в избыточной системе счисления работает согласно следукщему алгоритму.На первом этапе вычисляется проежуточный результатУ = К + Угде Х, и У - циого и второго о м в ГОСУДАРСТВЕННЫЙ НОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОЩРЫТИПРИ ГКНТ СССР СРАМНОМУ СВИДЕТЕЛЬСТВ(46) 23.09.90. Бюл. Р 35 (71) Кишиневский политехнический институт им. С,Лазо(56) Авторское свидетельство СССР Р 924698, кл. с 06 Р 7/49, 1980.Авторское свидетельство СССР Р 1019441, кл. С 06 Р 7/50, 1981,Рабинович Я,П Раманаускас В.А, Типовые операции в вычислительных машинах. - Киев: Техника, 1980, с. 125, рис, 17.Авторское свиде ССР 9 1256015, кл. С 0 1985,Изобретение относится к циФровой вычислительной технике и может быть использовано при проектировании ариФ- метических устройств циФровых ЭВМ.Цель изобретения - упрощение сумматора.На чертеже приведена схема одного разряда десятичного сумматора в избыточной системе счисления.Сумматор содержит блок 1 Формирования промежуточного результата, блок 2 Формирования переноса, блок 3 коррекции, блок 4 Формирования конечного результата, четырехразрядные входы первого 5 и второго 6 операндов, входа 7 и 8 положительного и отрицательного переноса из предыдущего депри прое ских устройс изобретения(аждый разря избыточноч ржит восемь в, девять э ентов ИЛИ э ИЛИ-НЕ, Фры 1.-го разряда пер перандов соответствен цо. При этом онц представляются в десятичной избыточной знакоразрядцойсистеме счисления и принимают значения из диапазона -6 ( Х; ( 6.На втором шаге определяется значение десятичного переноса в старший разряд исходя из следующих соображений:Р; = 1, если И, у 6; 10Р; = -1, если К (-5;Р; = О, если -4 (Ч. (5,На третьем шаге вычисляется конечньдй результат путем коррекции промежуточной суммы согласно выражению8 у 11 " Р -1 "О уэгде Б - цифра д.-го разряда суммьд.Положительные циАрьд закодированыдвоично-десятичным кодом 8421, аотрицательные - дополнениями до 16,Старший разряд кода указывает на еезнак (О - плюс, 1 - минус) .На четырехразрядные входы 5 и 6 подаютсл циАры операндов, При выполнениисложецддл циАры операндов подаются без 25изменений, и на управляющий вход 2подаетсл логический "О", При вьидолкении вычитания циАры уменьшаемогоподаются на четырехразрлдный вход 5без изменений, а циАра вычитаемогоца четырехразрядный вход 6 в обратном коде, При этом ца управляющий11вход 1 2 подается логическая 1Тем самым реализ ует ся изменение знака циддо вычитаемого дьа обратньдй,так кпк вычитание зцакоразрядць 1 х, чисел осуществляетсл как сложениесогласно следующему ньдраженик(-д;),Блок 1 Аормирования промежуточного результата, состоящий из одноразрлд 1 дьгл сумматоров 13-16, логическихэлементов И 33-35, логического элемента НЕ 38 и логического элемента .ИЛИ 26, реалддзует первый шаг алгоритма. На выходах одноразрядных сумматоров 13-16 и логического элемента ИЛИ 26 образуется пятиразрядныйпромежуточддьдйд результат. Положительные значения закодированы как двоичные целые, а отрицательные - дополнеддддлмдд до 32.В зависимости от величины промежуточного результата в блоке 2 Аормировашдл переноса, состоящем из ло 55гических элементов И 27-29, логического элемента ИЛИ 22, логцческогс элемента НЕ 36 и лодического элементаИ-НЕ 40, определяетсл значение, переноса в следующий старший десятичный разряд. Согласно второму шагуалгоритма перенос может быть равен1, -1 либо О. Признаком равенстваего единице является наличие логической "1" на выходе 9, .а равенства -1 - наличие логической " 1" навыходе 10, Наличие логического "0"на обоих выходах 9 и 10 соответствует равенству нулю переноса,В блоке 3 коррекции, состоящемиз логических элементов И 30-32,ИЛИ 21, 23-25, логического элементаНГ 37 и логического элемента ИЛИ-НЕ39, определяется величина Р. Еечетырехразрядный код образуется навыходах элементов ИЛИ 21, 23-25,Сложение этой величины с промежуточным результатом осуществляется в блоке 4 Аормироваиия конечного результата, состоящем из одноразрядныхсумматоров 1-20, Тем самым в блоках 3 и 4 (коррекции и Аормирования .конечного результата) реализуетсятретий шаг алгоритма.Входы и выходы положительного иотрицательного переносов используются для связи между разрядами в параллельном многоразрядном десятичномсумматоре в избыточной зцакоразрядной системе счисления,Рассмотрим пример сложений десятичных знакоразрядных чисел по выше приведенному алгоритму. Значенияоперандов в обычном десятичном представлении равны Х = 26345, а У =- 18094,В знакоразрядном представлении их значения соответственно равны Х = 34345, У = 22114,Номер разряда 4 3 2 1 0Операнд Х 3 4 3 4 5Операнд д 2 2 1 1 4Промежуточныйрезультат 5 -6 4 3 9Перенос -1 0. 0 1 0Коррекция -1 10 0 1, -10Окончательныйрезультат 4 4 4 1В обычном десятичном представлении результат вычислений будет равен44439, что подтверждает правильностьприведенного алгоритма.Формула из о брет енияДесятичный сумматор в избыточночсистеме счисления, содержащиц вкаждом разряде первый, второй, трежительного переноса сумматора и соединен с первыми входами элемента ИЛИНЕ, четвертого элемента И и третьегоэлемента ИЛИ, выход второго элемента И соединен с вторым входом элемента ИЛИ-НЕ, первыми входами пятого элемента И и четвертого элементаИЛИ и является выходом отрицательногопереноса в следующий десятичный разряд сумматора, второй вход первогоэлемента ИЛИ соединен с входом второго элемента НЕ и первым входом шестого элемента И, второй вход которогосоединен с выходом элемента ИЛИ-НЕ,а выход соединен с вторыми входамитретьего и четвертого элементов ИЛИи первым входом пятого элемента ИЛИ,второй вход которого соединен с выходом пятого элемента И, второй входкоторого соединен с выходом второгоэлемента НЕ и вторым входом четвертого элемента И, выход которого соединен с третьим входом пятого элемента ИЛИ, выходы пятого, третьегои четвертого элементов ИЛИ соединеныс вторыми информационными входамисоответственно шестого, седьмогои восьмого одноразрядных сумматоров,выходы суммы пятого, шестого, седьмого и восьмого одноразрядных сумматоров являются выходами сумм соответствуюцих разрядов сумматора, о тл и ч а ю щ и й с я тем, что, с цельюупрощения сумматора, он содержитседьмой, восьмой и девятый элементыИ, третий элементы НЕ, выход переноса четвертого одноразрядного сум- .матора соединен с входом третьегоэлемента НЕ, выход которого соединенс первыми входами седьмого и восьмого элементов И, вторые входы которых соединены соответственно с первым и вторым инАормационными входами четвертого одноразрядного сумматора и с первым и вторым входами девятого элемента И, выходы седьмого, восьмого и девятого элементовИ соединены соответственно с первым,вторым и третьим входами шестого элемента ИЛИ, выход которого соединен с входом первого элемента НЕ,1594524тий, четвертый, пятый, шестой, седьмой, восьмой одноразрядные сумматоры, шесть элементов И, шесть элементов ИЛИ, два элемента НЕ, элементИ-НЕ, элемент ИЛИ-НЕ, причем первые5и вторые инАормационные входы первого, второго, третьего, четвертогоодноразрядных сумматоров являютсявходами соответствующих разрядов соответственно первого и второго операндов сумматора, выходы переносапервого, второго, третьего одноразрядных сумматоров соединены соответственно с входами переноса второго,третьего, четвертого одноразрядныхсумматоров, выходы суммы первого, второго, третьего, четвертого одноразрядных сумматоров соединены с первыми инФормационными входами соответ- дственно пятого, шестого, седьмого,восьмого одноразрядных сумматоров,выходы переноса пятого, шесгого,седьмого одноразрядных сумматоровсоединены с входа л переноса соот- двественно шестого седьмого, восьмого одноразрядных сумматоров, первыйи второй входы первого элемента ИЛИявляются входами соответственноположительного и отрицательного переносов из предыдущего десятичного разряда сумматора, а его выход соединенс вторым инАормационным входом пятого одноразрядного сумматора, первыйи второй входы первого элемента Исоединены с выходами суммы соответственно второго и третьего одноразрядных сумматоров, а его выход соединенс первым входом второго элемента ИЛИ,второй вход которого соединен с выходом суммы четвертого одноразрядногосумматора и первым входом элементаИ-НЕ, второй вход которого соединенс выходом суммы третьего одноразрядного сумматора, а выход соединен спервым входом второго элемента И,второй вход которого соединен с входомпервого элемента НЕ, выход которогосоединен с первым входом третьегоэлемента И, второй вход которого соединен с выходом второго элементаИЛИ, а выход является выходом поло1594524 ель В.Березкин .Ходанич, Корре едактор Е:.Папп к Тираж 5 б 3рственного комитета по 1 13035, Москва, ЖПроизводственно-издательский комбинат "Патент", г, Ужгород Гагарина, 1 Заказ 2829ВНИИПИ Госу Состав Техред Подписноезобретениям и открытиям приРаушская наб., д. 4/5