Блок формирования переносов параллельного сумматора

)5 С 06 Р/5 ГОСУД АРСТПО ИЭОБРЕТЕПРИ ГКНТ НЫЙ КОМИТЕТ ЯМ И ОТНРЫТИЯ Я АНИЕ ИЗОБРЕТ ер ащенк 088.8)10147836,опублик.4422157,опублик. 984 ЕНОСО 16обя к вычислть испольмат ор ах 18 ОРСКОМУ СВИДЕТЕЛЬСТ Г 21) 4452882/24(22) 05.07.88(54) БЛОК ФОРМИРОВАНИЯ П ПАРАЛЛЕЛЬНОГО СУММАТОРА (57) Изобретение относит тельной технике и может зовано в параллельных су цифровых вычислительных систем. Цельюизобретения является повышение быстродействия, Блок Аормирования переносов параллельного сумматора содер"жит и элементов НЕ 1, п разрядныхзвеньев 2, состоящих из трех полевыхтранзисторов 3, 4, 5 и объединенныхв ш секций 6, элемент И 7, элементИ-ИЛИ-НЕ 8, цепь обходного переноса,состоящую из полевого транзистора 9и элементов НЕ 1 О, имеет вход начального переноса 11, входы распространения 12, генерации 13 и отсутствияпереносов 14, выходы переноса 15и подключен к шине питания 7 ищей шине 18. 1 ил.Изобретение относится к вычислиельной технике и может быть использовано в сумматорах цифровых вычислительных систем. 5Цель изобретения - повышение быстродействия блока.На чертеже представлена схема блоа Аормирования переносов для группыз и разрядов при четном числе секций 1 Оереноса.Блок Аормирования переносов содер"т и элементов НЕ 1, и разрядныхвеньев 2, состоящих из трех полевыхранзисторов 3 - 5 и объединенных 15ш секций 6, элемент И 7, элемент сИ-ИЛИ-НЕ 8, цепь обходного переноса,остоящую из полевого транзистораи элементов НЕ 10 имеет вход 11 начального переноса, входы распрост О ранения 12, генерации 13 и отсутствия 14 переносов, выходы 15,16 переНоса, и подключен к шине 17 питанияобщей шине 18.Блок работает следующим образом, 2На вход 11 подается инверсное значение сигнала начального переноса Сд,а входы 12 - 14 - соответственносигналы распространения Н = ХО+ Хгенерации Р= ХУ и отсутствия 3 О ;В = Ху .переноса из отдельных разрядов сумматора (Х и У- двоичалые разряды слагаемых, 1 = 1,2и). В каждом звене 2 блока при Н= 1 транзистор 3 открыт, и сигнал переноса, поступающий на его исток,проходит на выход звена 2. При Н = 0 транзистор 3 закрыт, и сигнал на выходе звена 2 определяется значениями входных сигналов Р,В: если Р = 1 (В= О), транзистор 4 отк,1рыг, и на выходе звена 2 нечетных секций 6 устанавливается значение ,логической единицы, а на выходе зве на 2 четных секций 6 - логического нуля; если Р = О (В= 1), открыт .транзистор 5, и на выходе звена 2 нечетных секций 6 устанавливается значение логического нуля, а на выходе звена 2 четных секций 6 - логической единицы, В результате на выходах 15 элементов НЕ 1, подключенных к выходам звеньев 2 нечетных секций 6, формируются инверсные значения сигналов переноса в соответствующие разряды сумматора, а на выходах 15 элементов НЕ 1, подключенных к выходам звеньев 2 четных секций б - прямые значения сигналов переноса,Сигнал переноса на выходе 16 блока Аормируется с помощью старшегоразрядного звена и цепи обходногопереноса, управляемых сигналами,Ьормируемыми элементами 7 и 8, ПриН -- Н == Н- "1 на выходеэлемента И 7 устанавливается значениелогической единицы, а на выходе элемента И-ИЛИ-НЕ 8 - значение логического нуля. В этом случае транзистор3 закрь;т, транзисторы 4 и 5 такжезакрыты (так как при Н л = 1 Р= В== О), а транзистор 9 открыт, и сигнал на выход 16 блока проходит только с входа 11 блока через элементыНЕ 10 и транзистор 9. При Н,НН= 0 на выходе элемента И 7устанавливается значение логического нуля, транзистор 9 закрывается,и сигнал на выход 16 блока может поступить только по цепи последовательного переноса, образованной разрядными звеньями 2. Если Н= О, то навыходе элемента И-ИЛИ-НЕ 8 устанавливается значение логического нуля,транзистор 3 закрывается, но открьгвается один из транзисторов 4 (Рд =- 1) или 5 (В= 1). Если Н д -- 1,то транзисторы 4 и 5 закрыты (Р == В = 0), но на выходе элементаИ-ИЛИ - НЕ 8 устанавливается значениелогической единицы и открываетсятранзистор Зи на выход 16 блокапроходит сигнал переноса,сформированный на выходе одного из внутреннихзвеньев 2 блока.Формул а из обр ет енияБлок Аормирования переносов пар аллельного сумматора, содержащий и элементов НЕ и и разрядных звеньев, объединенных в ш секций, причем каждое звено блока состоит из трех полевых транзисторов, стоки которых объединены, затворы первых транзисторов (и) первых звеньев блока подключены к соответствующим входам распространения переноса блока, а затворы вторых и третьих транзисторов звеньев блока - к соответствующим входам генерации и отсутствияпереноса блока, исток первого транзистора первого звена первой секции подключен через первый элемент НЕ к входу начального переноса блока,Составитель В.ЧерниковТехред:Л.Сердюкова Корректор М.Пожо Редактор Т.Лазоренко Заказ 1512 Тираж 565 ПодписноеВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР113035, Москва, Ж, Раушская наб., д. 4/5 Производственно-издательский комбинат "Патент", г.ужгород, ул. Гагарина,101 5 157 а исток первого транзистора первого звена каждой последующей секции подключен через соответствующий элемент НЕ к стокам транзисторов последнего звена предыдущей секции, исток первого транзистора каждого последующего звена каждой секции соединен со стоками транзисторов предыдущего звена этой же секции и с входом соответствующего элемента НЕ, истоки вторых и третьих транзисторов звеньев нечетных секций подключены соответственно к шине питания и общей шине блока, а четных секций - соответственно к общей шине и шине питания блока, выходы элементов НЕ подключены к соответствующим выходам блока, стоки транзисторов и-го звена блока подключены к (и+1)-му выходу блока, отличающийся тем,что, с целью повышения быстродействия блока, в него введены элемент И, элемент И-ИЛ 1-НЕ, имеющий группу из (п) прямых входов, объединенных по схеме И, и инверсный вход,объеди 1576 6ненный с группой прямых входов по схеме ИЛИ, и цепь обходного переноса, состоящая из полевого транзистора и 1 элементов НЕ (1 = 1, при нечетных значениях, ш, 1 = 2 при четных значениях ш), причем входы распространения переноса блока подключены к соответствующим входам элемента И, выход которого соединен с затвором транзистора цепи обходного переноса, исток которого подключен через последовательно соединенные элементы НЕ данной цепи к входу начального переноса блока, (п+1)-й выход которого подключен к стоку транзистора цепи обходного переноса, (и) первых входов распространения переноса блока подключены к соответствую щим прямым входам элемента И-ИЛИ-НЕ,инверсный вход которого подключен к и-му входу распространения переноса блока, а его выход - к затвору первого транзистора последнего разрядно го звена блока.