Устройство для умножения

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИН ЯОы 156982)6 Р 7/52 ПИСАНИЕ ИЗОБРЕТЕНИЯ сод, суммаеский знакоразрядньп Изобретениеельной техник носится к вычисли- может быть испольтор 4.Блок пля в кан(фиг. 2)лиза разр ода множите - азрядный код схем 5 анакаждая изэлемент И 6, орой, третий элемент ИЛИ лементы ержит тригреобразованиянический знакосодержит (и+1) до множителя ит первый ИЛИ 7, в 9, второ - шестои истр 2 со ействия ус которых спервый элэлементы10, четвеИ 11 - 13 оде еме И 8 го упрощества ние ыи Ре геры 14. Гене ато 1 к атных ГОСУДАРСТ 8 ЕННЫЙ НОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР(56) Авторское свидетельство СССР Ф 1134934, кл. С 06 Р 7/52, 1982.Авторское свидетельство СССР и 1136151, кл, С 06 Р 7/52, 1982. ,54) УОТРОИСТВО ДЛЯ УМНОЖЕНИЯ (57) Изобретение относится к вычислительной технике и может быть использовано при построении специализированных процессоров, в частности процессоров обработки сигналов. Цель изобретения - повышение быстродейстзовано при построении специлизиров,ых процессоров, в частности процесоров обработки сигналов.Цель изобретения - повьппение бы На фиг. 1 представлена функциональная схема устройства; на фиг. 2 фрагмент функциональной схемы .ре:.истра множителя и блока преобразования кода множителя в канонический знакоразрядный код; на фиг. 3 - последовательноститактовых импульсов устройства.Устройство для умножения фиг.1) содержит генератор 1 кратных множимого, регистр 2 множителя, блок 3 преобразования кода множителя в кановия устройства и его упрощение. Новым в устройстве, содержащем генераторкратных мнояммого, регистр 2 множителя и сумматор 4, является введение блока 3 преобразования кода множителя в канонический знакоразрядньп код, что обеспечивает минимально возможное количество операций сложения при выполнении умножения. При этом операция умножения может быть выполнена за один несколько удлиненный микрокомандньп 4 цикл. Дополнительные аппаратные затраты по сравнению с матричным умножителем, выполняющим операцию умножения также за один цикл, оказываются меньше примерно в и раз.Ф 1 з,п. ф - лы 3 ил. Р Р р мноамого пред ставляет собой тп-разряднщй регистр, предназначенньп для приема кода мно- жимого, соединенный с (п 1) и разрядными линейками ключей (этемснты И на фиг. 1 показаны кружками, п и и-разрядность множимого и множителя соответственно), Сос дние:инейкисдвинуты друг относительно друга наодин разряд вправо. Верхняя линейкаслужит для сдвига множимого на одинразряд влево относительно входного,кода, что может понадобиться дпя выполнения операции умножения на число,большее 0,75. Генератор кратных множимого имеет ш информационных входовявляющихся входами устройства, (ш+и)выходов, а также п+1 управляющих входов (Х) .В блоке 3 преобразования кода множителя элемент И 6; предназначен дляформирования сигнала опроса состояния 15последующего разряда множителя Еэлементы ИЛИ 7, 1 О; и элементы И 89, 11 предназначены для анализа ипреобразования разрядов,множителя Е,С, Ч;,элементы И 12 13, преднаэнаОчены для формирования сигналов управления сумматором У и генератором кратйых множимога Х.При У=1 производится вычитание из. содержимого сумматора 4 поступившего 25на его входы числа, при У=О - сложе ние. При формировании на Х,-м выходеблока 3 единичного значения, открывающего 1-ю линейку ключей генератора 1, на его выходе Формируется код,представляющий собой сдвинутое вправона и+1-г разрядов множимое,Устройство работает следующим образом.Перед началом умножения множимоеразмещается в генераторе 1 кратныхмножимого, множитель - в регистре 2множителя, в сумматоре 4 - предыдущийрезультат, С поступлением на первыйтактовый вход устройства тактовогосигнала Т производится .проверка (от.младших к старшим) значений разрядовмножителя. Если -й разряд множителянулевой, т,е. Ь, =О, то переходят канализу Ь Если Ь=1, то ФормируютХ,=1, если при этом и Ь; =1, то Формируют одновременно с Х; и сигналУ; =1, в противном случае (Ь;, =О)сигнал .У =О, По окончании такта сложения (вычитания при У=1) единичноезначение разрядов множителя, начинаяс Ь и до ближайшего старшего разряда, равного нулю, переводится в нулевое состояние, а этот нулевой разряд - в единичное. Например, множитель имеет группу из трех единиц, на 55чиная с Ъ,(Ь,=Ь;, =Ь,+=1 а Ь 1+ =О).Тогда па сигналу Х =1 и У.=1 соответствующее частичное произведение будет вычтено из содержимого сумматора 4, и по сигналу Т разряды , ь+1, 1+2 множителя будут установлены в состояние "О"а разряд 1+3 - в состояние "1", При поступлении очередного тактового сигнала описанный процесс повторяется. Операция продолжается до тех пор, пока во всех разрядах множителя, включая дополнительный (п+1)-й разряд (Ь , ), не будут обработаны все единицы. Рассмотрим порядок анализа и преобразования разрядов множителя и Формирования управляющих сигналов Х,У. Сигнал 7;(Фиг. 2) равен "1" только в том случае, когда все младшие разряды множителя до (1-1)-го включительно равны нулю, Если и Ь=О, то сигнал опроса распространяется дальше в сторону старших разрядов. Если Ь,=1, то Е =О и, таким образам, опрос последующих разрядов множителя запрещается элементом И 6,.Пусть Ь =Ь = =Ь , =), а Ь; =1, в этом случае сигналы Ч,и У, равны нулю, 2;, =1, Е, - :О. Элемент И 12 по тактовому сигналу ТФормирует сигнал Х,=1, которым открывается ь-я линейка ключей генератора 1, Если при этом и Ь, =1, то элемент И 13, Формирует одновременно сигнал У =1, по ко( торому в сумматоре 4 выполняется операция вычитания. В конце такта (по завершении операции сложения или вычитания в сумматоре) по сигналу Т производится установка в "О" триггера 14; регистра 2 множителя. Он устанавливается в нулевое состояние К; с вьгхода элемента И 8 . Если и Ь;, =1, то сигнал У равный "1" проходит через элемент ШИ 10, элемент ИЛИ 7 на вход элемента И 8 и по сигналу Тс выхода элемента И 8 триггер 4;+, регистра 2 множителя также устанавливается в состояние "О. Гсли группа единиц в коде множителя продолжается (т.е. Ь; =1), то Ч =1, чем обеспечивается гашение триггера 14, регистра множителя и так далее. Если Ь=О, то сигналом С с выхода элемента И 9производится установка триггера 14регистра множите- ля в состояние "1". При этом состояние последующих разрядов множителя не изменяется, так как сигнал Ч, будет равен нулю, Значения сигналов Е,Ч,Х,У устанавливаются в самом начале такта суммирования, поэтому с5 15698 получением тактового сигнала Т изменение состояния соответствующих раз. рядов множителя происходит одновременно. Таким образом, длительность Т должна быть достаточной для изменения состояния лишь одного триггера. формула изобретенияО 1. Устройство для умножения, содержащее регистр множителя, генераторкратных множимого и сумматор, причемвход множимого устройства соединенс информационным входом генератораГкратных множимого, выход которого соединен с информационным входом сумматора, выход которого соединен с выходом устройства, вход множителя кото. рого соединен с информационным входом 20регистра множителя, о т л и ч а ющ е е с я тем, что, с целью говьппения быстродействия устройства и егоупрощения, в него введен блок преобразования кода множителя в канонический знакоразрядный код, информационные разрядные входы которого соединены с выходами соответствующих разрядов регистра множителя, первый и второй тактовые входы устройства соединены с первым и вторым тактовыми входами блока преобразования кода множителя в канонический знакоразрядныйкод, выходы первой группы которогосоединены с соответствующими управляющими входами генератора кратных множимого, входы установки в "О" и синхровходы разрядов регистра множителясоединены соответственно с выходамивторой и третьей групп блока преобра 40зования кода множителя в каноническийзнакоразрядный код, управляющийразрядный выход которого соединен с управляющим входом сумматора,,2. Устройство по п. 1, о т л и -ч а ю щ е е с я тем, что блок преобразования кода множителя в канонический знакоразрядный код содержит (и+1)схем анализа разрядов множителя (и -разрядность множителя), каждая из которых содержит шесть элементов И идва элемента ИЛИ, причем первый входпервого элемента И х-й схемы анализаразрядов множителя блока (=1и+1) соединен с х-м информационным инверсным входом блока, а выход - с вто 23 6рым входом первого элемента И (+1)-й схемы анализа разрядов множителя блока, второй вход первого элемента И, первый и второй входы первого элемента ИЛИ первой схемы анализа разрядов множителя блока соединены с входом логической единицы блока, выходы второго и третьего элементов И ь-й схемы анализа разрядов множителя блока соединены соответственно с -ми выходами второй и третьей групп блока, выход четвертого элемента И ъ-й схемы анализа разрядов множителя блока соединен с первым входом первого элемента ИЛИ (х+1) -й. схемы анализа разрядов множителя блока, выход,пятого элемента. И -й схемы анализа разрядов множителя блока соединен с -м выходом первой группы блока, выход шестого элемента И х-и схемы анализа разрядов множителя блока соединен с вторым входом первого элемента ИЛИ (х+1)-й схемы анализа разрядов множителя блока и -м управляющим выходом блока, первый тактовый вход которого соединен с первыми входами второго, третьего и четвертого элементов И каждой -й схемы анализа разрядов множителя блока, второй тактовый вход блока соединен с первым входом пятого элемента И каждой -и схемы анализа разрядов множителя блока, вторые входы четвертого и пятого элементов И -й схемы анализа разрядов множителя блока соединены соответственно с (1+1)-м и -м информационными прямыми входами блока, первый вход шестого элемента И .-й схемы анализа разрядов множителя блока соединен с (х+1)-м информационным прямым входом блока, второй вход третьего элемента И -й схемы анализа разрядов множителя блока соединен с (+1) -и информационным инверсным входом блока, в каждой ь-й схеме анализа разрядов множителя блока выход первого элемента ИЛИ соединен с третьими входами третьего и четвертого элементов И и первым входом второго элемента ИЛИ, второй вход которого соединен с вторым входом шестого элемента И и выходом пятого элемента И, третий вход которого соединен с первым входом первого элемента И, второй вход второго элемента И соединен с выходом второго элемента ИЛИ.15698:13 Уй Составитель Е,Мурзинаедактор Л.Зайцева Техред М.Дидык Корректор О.КРавцова раж 565 ГКНТ СС роизводственно-издательский комбинат "Патент Уж ул. Гагарина, 10 Заказ 1450ВНИИПИ Госуда Ти Подписное венного комитета по изобретениям и 113035, Москва, Ж, Раушская наб крытия д, 4/5