Устройство для распределения заданий процессорам

(5 4 С БРЕТЕНИЯ ЛЬСТ пользовано в отказоустоичивых микропроцессорных системах, Цель изобретения - сокращение объема оборудования устройства. Устройство содер -жит элемент ИЛИ-НЕ, блок регистров,блок элеентов ИЛИ, коммутатор, блокэлементов И, а каждый канал-элементИЛИ-НЕ, одновибратор, регистр, блокэлементов И, два элемента ИЛИ, четы ров тво СССРб, 1984.о СССРб, 1985.ЕДЕЛЕНИЯ ре элемента И. В устростве хранятся отказные заявки в регистрах каналов, а также изменяется дисциплина выдачи отказных заявок на обслуживание, 2 ип. осится к вычисможет быть исение относи хинке и мож онных входов 19 и второй 2 устройства, г 21 и 22 устро 23 устройства управляющие в группу выходо Изобр тельной зовано В цессорных для расп к вычислиыть испольичивых многопротказоус вычисли льных системахаданий между про еделения ссора зобретения орудованияпривед устройств альная схем сокращение устройства. ена функционал а; на фнг. 2 -а блока регистобъема оНа фи ная схем функцион ров. щим обработает тройс разом,В началрегистровция. Регис о Устройство для распределения заданий процессорам содержит блок 1 регистров, блок элементов ИЛИ 2, блок элементов И 3, элемент ИЛИ-НЕ 4, элемент ИЛИ 5, коммутатор 6, каналы 7, каждый канал содержит регистр 8, блок элементов И. 9, элементы И 10-13, элементы ИЛИ 14 и 15, элемент ИЛИ-НЕ 16, одновибратор 17, Кроме того, устройство содержит группу информацики исходно о состянин21 и 22 нулеента ИЛИ-НЕединичный сиет блок эле,1, Одновреал с выхода е показае сигналы ны. На входах На выходе элеприсутствует сигнал открываи элемент И 1единичный сигиИЛИ-НЕ 16,1 вь на выходах ос гналеЭтотентов И 9,1 енно с этэлемента ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР ОПИСАНИЕК АВТОРСКОМУ СВИ(54) УСТРОЙСТВО ДЛЯ РАСПЗАДАНИЙ ПРОЦЕССОРАМ(57) Изобретение отнлительной технике и 18 устройства, первый О входы синхронизации руппы сигнальных входо йства, группу выходовпервый 24 и второй 2 ходы блока 1 регистров в 26 блока 1 регистров состоянии в блоке 1сана нулевая информа 8 обнулены. Цепи уста зывает нулевые сигитальных элементов ИЛИНЕ 16, Устройство готово к приемузадач для распределения,Коды задач поступают на входы 18устройства. Задача, пришедшая первой,по синхронмпульсу с входа 9 записывается в блок 1 регистров. На выходах26 блока 1 регистров появляется кодэтой задачи, который через блок элементов И 3, блок элементов ИЛИ 2 иблок элементов И 91 поступает в первьгй процессор. Очередной импульс свхода 19, пройдя через элемент И 12,1записывает код задачи, поступившей впроцессор, в регистр 8,1, На выходеэлемента ИЛИ 14.1 появляется единичный сигнал, а на выходе элемента ИЛИНЕ 16.1 - нулевой сигнал, которыйзакрывает блок элементов И 9.1 иэлемент И 12.1 и вызывает на выходеэлемента ИЛИ-НЕ 16,2 единичный сигнал. Поступление задач в другие каналы аналогично описанному. После того, как все процессоры оказываютсязанятыми выполнением задач, на выходе элемента ИЛИ 5 появляется единичный сигнал, по которому блок 1 регистров прекращает выдавать задачи,Задачи, поступающие в это время в устройство, накапливаются в блоке 1 регистров, ожидая освобождения процессоров.После выполнения одним из процессоров задачи он выставляет единичныйсигнал на соответствующем входе 21.Сигнал с входа 21 открывает элементИ 11. Очередной импульс с входа 20проходит через элемент И 11 и устанавливает регистр 8 в нулевое состояние,На выходе элемента ИЛИ 14 появляется 40нулевой сигнал, а на выходе элементаИПИ-НЕ 16 - единичньп. Канал 7 готовк приему очередной задачи,В случае, если в процессе решениязадачи процессор выдает сигнал о неисправности на входе 22, устройствобудет работать следующим образом.При наличии единичных сигналов навыходе элемента ИЛИ 14 и входе 22 навхд элемента И 10 пляется единичный сигнал. Этот сигнал появляется в случае, если в устройстве естьканалы, готовые принять задачу из отказавшего канала, о чем свидетельствует единичный сигнал с выхода элемен 55та ИЛИ 5, Если этого сигнала нет,1то код задачи ожидает освобожденияпроцессора в регистре 8. Если свободные каналл есть, то код задачи с выхода регистра 8 через коммутатор6 и блок элементов ИЛИ 2 распределяется как код вновь поступившей задачи аналогично описанному. Синхроимпульс с входа 19, по которому производится запись кода задачи из отказавшего канала в другой канал, проходит через открытый элемент И 13 исвоим задним фронтом запускает одновибратор 7, Сигнал с выхода одновибратора 17 поступает через элементИЛИ 15,на установочный вход регистра 8, На выходе элемента ИЛИ 14 появляется нулевой сигнал. На выходеэлемента И 10 также нулевой сигнал,который разрешает подключение к коммутатору 6 менее приоритетных каналов,При наличии кода задачи на выходе коммутатора 6 появляется нулевойсигнал на выходе элемента ИЛИ-НЕ 4.Этот сигнал запрещает поступлениекода задачи с выхода 26 блока 1 регистров для того, чтобы не произошлосложение кодов на выходе блока элементов ИЛИ 2, а также, поступая вблок 1 регистров, запрещает выдачуочередной задачи.Импульсы с входов 19 и 20 имеютодинаковый период следования, носдвинуты во времени относительно другдруга на половину периода. Времясдвига должно быть таким, чтобы после заднего фронта импульса с входа19 до переднего фронта импульса свхода 20 окончились все переходныепроцессы в устройстве, связанные сприемом задачи для обслуживания.формула изобретенияУстройство для распределения заданий процессорам, содержащее блок регистров, блок элементов ИЛИ, комму татор, блок элементов И,элемент ИЛИ, каналы, а в каждом канале регистр, блок элементовИ, первый н второй элементы ИЛИ, первый, второй, третий, четвертый элементы И, причем группа выходов блока регистров подключена к группе инФормационных входов блока элементов И, выходы которого подключены к первой группе входов блока элементов ИЛИ, в каждом канале группа выходов блока элементов И подключена к группе информационных входов регистра своего канала, группа выходов регистра подключена к входам первого1524052элемента ИЛИ своего канала и к соответствующей группе информационныхвходов коммутатора, выход первого элемента ИЛИ в каждом канале подключенк первому входу первого элемента И5своего канала, выход элемента И -го(1 1п; п - число заданий) каналаподключен к инверсным входам первых элементов И канала с (1.+1)-гопо и-й и к соответствующему входукоммутатора, 1-й вход первой группысигнальных входов устройства подключен к первому входу второго элемента И, 1-го канала, выход которого 15подключен к первому входу второгоэлемента ИЛИ своего канала, выходкоторого подключен к входу сбросарегистра своего канала, первый входсинхронизации устройства подключен 20к первому входу синхронизации блокарегйстров и к первым входам третьихи четвертых элементов И всех каналов,в каждом канале выход третьего элемента И подключен к синхронизирующему 25входу регистра своего канала, выходпервого элемента И в каждом каналеподключен к второму входу четвертого элемента И своего канала, второйвход синхронизации устройства подключен к второму входу синхронизацииблока регистров и к вторым входамвторых элементов И всех каналов,группа выходов блока элементов И каждого канала является соответствующей35группой выходов устройства, о тл и ч а ю ще е с я тем, что, с целью сокращения объема оборудования,устройство содержит элемент ИЛИ-НЕ. а каждый канал - элемент ИПИ-НЕ иодновибратор, причем группа информационных входов устройства подключенак группе информационных входов блокарегистров, группа выходов блока элементов ИЛИ подключена к группе информационных входов блоков элементовИ всех каналов, выход первого элемента ИЛИ в каждом канале подключен ксоответствующему входу элемента ИЛИНЕ своего канала, выход которого подключен к управляющему входу блокаэлемента И и к второму входу третьего элемента И своего канала и к соответствующему входу элемента ИЛИ, выход элемента, ИЛИ подключен к первомууправляющему входу блока регистрови к вторым входам первых элементовИ всех каналов, выход элемента ИЛИНЕ -го канала подключен к соответствующим входам элементов ИЛИ-НЕ каналов с (1+)-го по п-й, в каждом канале соответствующий вход второй группы сигнальных входов устройства подключен к соответствующему входу первого элемента И и к соответствующему входу элемента ИЛИ-НЕ, группа выходов коммутатора подключена к второй группе входов блока элементов ИЛИи к входам элемента ИЛИ-НЕ, выход которого подключен к управляющему входублока элементов И и к второму управляющему входу блока регистров, вкаждом канале выход четвертого элемента И подключен к входу одновибратора, выход которого подключен к второму входу второго элемента ИЛИ своего канала.1524052 1., Куийннк е Л.Зайцев ректор И.йа Заказ 7044/50 Тираж 668ВНИИПИ Государственного комитета по113035, Москва, Ж-Э Производственно-издательский комбинат "Патент", г, Ужгород, ул, Гагарина, 101 Составител Техред Л. 0 Подписноеобретениям и открытиям при ГКНТ СССРаушская иаб., д. 4/5