Резервированное запоминающее устройство

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИ ХРЕСЛУБЛИН А 1 19) БО О 11 С 29/00 В" Е.О,:"ЗР 1.;:":1 МЕ й., г ТЕНИЯ ван 78, Р СССР 198 НА 10 ЩЕльст ЗАПО к вычисыть исысоко носит може оени УДАРСТВЕННЫЙ КОМИТЕТИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ ГКНТ СССР ОПИСАНИЕ ИЗОБРЕ А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ(57) Изобретение отлительной технике ипользовано для пост надежных вычислительных систем. Целизобретения - повышение надежностиустройства путем исправления многократных ошибок, Запоминающее устройство содержит блоки 1 памяти, регистр 2 адреса, регистры 3, 4 и 5,блок 6 мультиплексоров, мажоритарныэлементы 7, формирователь 8 сигналаошибки, блок 9 управления резервированием и формирователь 11 дополнительного адреса. Блок 9 содержитэлементы ИЛИ 10, и 10, элементы14 и 14 задержки и элемент ИлИ 15а формирователь 11 - триггеры 12и 13. 2 ил.3 15011Изобретение относится к вычислительной технике, в частности к запоминающим устройствам, и может бытьиспользовано для построения высоконадежных вычислительных устройств.Цель изобретения - повышение надежности устройства.На фиг.1 представлена структурная схема резервированного запоминающего устройства, на фиг,2 - функциональная схема формирователя сигналов ошибки.Устройство содержит (фиг1) блоки1,-1 памяти, в качестве каждого из 15которых может быть использована од.норазрядная БИС с информационной емкостью не менее, чем в три раза превышающую требуемую для решения задач,регистр 2 адреса, первый 3, второй 4 Ои третий 5 регистры, мультиплексоры,показанные в виде блока 6 мультиплек"соров, мажоритарные элементы 7( -7,формирователь 8 сигналов ошибки, блок9 управления резервированием, в состав которого входят элементы ИЛИ 10и 10. Устройство также содержит формирователь 11 дополнительного адреса,состоящий из триггеров 12 и 13, Всостав блока 9 входят также элементы 14, и 14 задержки и элементИЛИ 15.Формирователь 8 сигналов ошибкисодержит (см. фиг.2) в каждом разряде элемент И 16, элементы НЕ-И 1 и18. Выходы элементов НЕ-И 18 образуютвыход 19 наличия ошибки.Устройство имеет адресные входы20, информационные входы 21, информационные выходы 22, вход 23 обраще- .40ния, выход 24 окончания цикла,Устройство работает следующимобразом.В блоки 1 памяти производится запись инФормации, для чего они переводятся в режим записи (входы записи,чтения на фиг.1 не показаны), а повходу 23 подается импульс обращения.По этому импульсу триггер 12 устанавливается в нулевое положение,триггер 13 через элемент ИЛИ 10 - в единичное. В результате на выходах триггеров 12, 13 образуется двухразрядный дополнительный код адреса (01),который поступает на входы блоков 1и управляющие входы мультиплексоров6, При этом входная информация с входов 21 устройства поступает на входыодноименных блоков 1 и импульсом об 72 4ращения через элемент ИЛИ 15 записывается в вь 1 бранную кодом адресас адресного регистра 2 и дополнительным кодом адреса с триггеров 12и 13 ячейку памяти БИС,Далее по импульсу с выхода элемента 14, задержки триггер 12 черезэлемент ИЛИ 10 устанавливается вединичное состояние, а триггер 13в нулевое. При этом дополнительныйкод адреса (1 О) с выхода триггеров12 и 13 выбирает вторые каналы мультиплексоров 6 и входная информация свходов 2 1 на входы блоков 1 поступает со сдвигом на один разряд и импульсом обращения через элемент ИЛИ15 записывается в блоки 1 в выбранные кодом адреса с адресного регистра 2 и дополнительным кодом адресас триггеров 12 и 13 ячейки памятиБИС. По импульсу с выхода элемента14 задержки триггеры 12 и 13 черезэлементы ИЛИ 10 и 10 устанавливаются в единичное состояние и открываются третьи каналы мультиплексоров 6. При этом входная информация с входов 21 на входы блоков 1поступает со сдвигом на два разрядаи импульсом обращения через элементИЛИ 15 записывается в выбранные кодом адреса с. адресного регистра 2 идополнительным кодом адреса (11)ячейки памяти БИС. Таким образом,одна и та же информация оказываетсязаписанной в тройку адресов разныхблоков 1 памяти. В случае примененияпостоянных блоков 1 памяти записьинформации производится по тому жепринципу.При считывании информации (блоки 1 переводятся в режим считывания) импульс обращения, приходящий на вход 23 проходит через элементы задержки 14, 14 и устанавливаеу триггеры 12 и 13 последовательно в состоянии 01, 1 О, 11, а также через элемент ИЛИ 15 считывает информацию по адресам, определяемым кодом адреса регистра 2 и дополнительным кодом адреса с выхода триггеров 12 и 13. По окончании цикла считывания в регистрах 3, 4 и 5 поразрядно устанавливается (при условии исправности блоков 1) одинаковая информация и через мажоритарные элементы 7 передается на выходы 22 устройства, Импульс с выхода 24 может быть использован для контроля окон1501172 чания обращения к устройству, Приотсутствии ошибок, т.е. при одинаковой информации поразрядно с выходов регистров 3, 4, 5 у формирователя 8 сигналов ошибки единица присутствует либо на выходе элемента И16, либо на выходе элемента НЕ-И 17,соответственно на выходе элементаНЕ-И 18 соответствующего разряда 10сигнал ошибки отсутствует,При наличии ошибки происходит несовпадение на входах как элементов И16, так и НЕ-И 17, в результате навыходе элемента НЕ-И 18 появляетсясигнал ошибки соответствующего разряда. Этот сигнал дает информациюо неисправности резерва и может бытьиспользован для ремонта блоков 1 памяти на стадиях настройки испытаний 20и при штатной эксплуатации (неисправная БИС определяется по неисправности разряда одного из трех регистров 3, 4, 5)Устройство позволяет исправлять 25как одиночные ошибки по одному разряду за счет мажоритирования элементами 7, так и ошибки, возникающие зацикл считывания по нескольким разрядам. Поскольку за каждый цикл считывания по каждому разряду исправляется одна ошибка, то устройствопозволяет за цикл считывания исправить до и ошибок, где п - числоразрядов. Важной является возмож 35ность исправления устройством оши.бок, имеющих корреляционную зависимость. Например, при возникновениинеисправности в какой-либо БИС поодному адресу и за счет деградации 40кристалла, при распространении еека другие адреса этой БИС устройство исправляет все эти ошибки,поскольку в каждом цикле считыванияэта БИС только один раз задействована, а в остальных двух случаях информация считывается с других БИС.Таким образом, даже полный отказ илиизъятие этой БИС эа счет исправленияошибок не приводит к отказу устройства в целом и на выход 22 выдаетсядостоверная информация. Формула из обретения 55Резервированное запоминающее устройство, содержащее блоки памяти, с первого по третий регистры, мажоритарные элементы, блок управления резервированием, причем младшие адресные входы блоков памяти поразряднообъединены и являются адресными входами устройства, входы записи-чтенияблоков памяти объединены и являютсявходом задания режима устройства,входы выборки блоков памяти подключены к первому выходу блока управления резервированием, второй выход которого является выходом окончанияцикла устройства, с третьего по пятый выходы блока управления резервированием подключены соответственно куправляющим входам первого, второгои третьего регистров, вход запускаблока управления резервированием является входом обращения устройства,выходы регистров подключены к соответствующим входам мажоритарных элементов, выходы которых являются информационными выходами устройства,о т л ич а ю щ е е с я тем, что,с целью повышения надежности устройства, в него введены мультиплексоры,формирователь дополнительного адресаи формирователь сигналов ошибки, выход которого является выходом наличияошибки устройства, входы формирователя сигналов ошибки подключены ксоответствующим выходам регистров,выходы блоков памяти подключены ксоответствующим разрядам информационного входа первого регистра, выход 1-го блока памяти (1 = 3, и,где и - число блоков памяти) соединен с (1-1)-м разрядом информационного входа второго регистра и с(х)-м разрядом информационноговхода третьего регистра, выход первого блока памяти соединен с п-м разрядом информационного входа второгои (и)-м разрядом информационноговхода третьего регистра, выход второго блока памяти соединен с первымразрядом информационного входа второго и п-м разрядом информационноговхода третьего регистра, выходы формирователя дополнительного адресаподключены к старшим адресным входамблоков памяти, установочные входыформирователя дополнительного адреса подключены к выходам с шестогопо девятый блока управления резервированием, первые информационные входы мультиплексоров являются информационными входами устройства, второйинформационный вход -го мультиплексора соединен с (з.-1)-м разрядом ин172 иг,2 СостаТехред ь В.Рудакооданич ор М.Пожо ор едактор М.Недолуженк Подписноетениям и открытиская наб., д, 4/ 79/5 к при ГКНТ ССС сударственного комитета по из 113035, Москва, Ж,Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 1 1501 формационного входа устройства, третий информационный вход 1-го мультиплексора соединен с (х)-м разрядом информационного входа устройства втоЭ 5 рой и третий информационные входы перво. го мультиплексораподключены соответ ственно к и-му и (и) -му разрядам информационного входа устройства, второй и третий информационные входы второго мультиплексора подключены соответственно к первому и и-му разряду инфор"мационного входа устройства, управляющие входы мультиплексоров, подключены к выходу формирователя дополнительного адреса, выходы мультиплексоров соединены с информационнымивходами соответствующих блоков памяти,