Устройство для коррекции ошибок внешней памяти

шинный формирователь 9, блок 10 сравнения, первый 11, второй 12 и третий13 коммутаторы, первый 14 и второй 15сдвиговые регистры, элемент ИЛИ 16,информационные вход 17 и выход 18,входы первой синхронизации 19, начальной установки 20, обращения 21,записи считывания 22, второй синхронизации 23 и режима 24, информационные входы-выходы 25, адресные входы26, выходы признаков ошибки 27, некорректируемой ошибки 28 и фиксацииошибки 29.На фиг.1 показан также пример реализации блока запуска 30, который со держит генератор импульсов 31, элемент И 32 и триггер 33,Блок обнаружения. ошибок (фиг. 2)содержит преобразователь кода 34,блок синхронизации 35, формирователь36 типа .ошибки, схему 37 сравнения,счетчик 38, умножитель 39, регистр40 данных, дешифратор 41,Адресный блок (фиг. 3) содержитсчетчик 42, коммутатор 43, элементИ 44формирователь сигнала обращения(фиг.4) содержит коммутатор 45, элементы И 46, 47, ИЛИ-НЕ 48; ИЛИ 49,инверторы 50, 51, формирователь 52импульсов, который необходимо включить на выход коммутатора 45, еслипоступает стандартный сигнал к входу 21, элемент задержки 53,Преобразователь кода 34 (фиг,5) содержит сумматоры 54-58 по модулю два, триггеры 59-75, элемент И-ИЛИ 76, инверторы 77, 78, коммутатор 79. В качестве примера представлена структура преобразователя кода, реализующего кодирование и декодирование информации на основе кода файра,О в задаваемого палиномом Р(х)=(х +1) (х + +х +1) . Этот код позволяет обнаруживать 4-разрядные, пакеты ошибок. Длина кода и = 341 бит, количество проверочных разрядов 16. Количество триггеров соответствует числу проверочных разрядов. Сумматоры 54-58 расположены после тех триггеров, которые соответствуют ненулевым степеням х в полиноме. Первая, вторая и четвертая части преобразовате" ля кода выполняют фунхции индикатора. ошибки, третья - триггеры 66-69предназначена для хранения пакета ошибки после его обнаружения. Блок синхронизации 35 (фиг. 6) со. держит счетчик 80, дешифратор 81,элементы И 82, 83, инвертор 84, элемент ИЛИ 85,Формирователь типа ошибки 36(фиг.7) содержит элемент ИЛИ-НЕ 86,блок элементов ИЛИ 87, инвертор 88,элементы И 89, 90, триггеры 91, 92.10 Второй сдвиговый регистр 15 (фиг.8)содержит элемент ИЛИ 93 и регистр 94Блок 10 сравнения (фиг.9) содержит элемент И 95 и элементы 96-97сравнения.15 Устройство работает в двух. режимах.Режим кодирования блока информации. Перед началом работы по входу 20производится обнуление блоков 5, б, 1.20 . 1.этап. Прием информации в блок 2памяти, На вход 24 подается управляющий сигнал, позволяющий информациипо входам-выходам 25 через шинныйформирователь 9 и коммутатор 12 поступать на информационные входы блока2 памяти. На вход 22 подают сигналуправления записью в блок 2 памяти.Затем, последовательно. подавая кодыадресов по входам 26 и синхронно30 с ними коды чисел по входам 25 .исигнал обращения по входу 21, записывают блок информации в блок 2 памяти.2 этап. Кодированиеинформации спомощью блока 1. На входе 22 устанавливают сигнал управление считыванием из блока памяти 2, Блок 1 икоммутатор 13 все тем же сигналом свхода 24 открыты для поступления ин 40 формации с регистра 15. Предположим,что блок 2 памяти хранит байтовыеслова,. Подают синхросигналы на вход19 устройства, с помощью которыхпроизводится сдвиг информации в45 регистре 15 ипередача ее через коммутатор 13 на блок 1. При этом послеокончания каждого очередного восьмого импульса, поступающего по входу19, в блоке 6 происходит изменениеадреса, что позволяет обратиться кблоку 2 памяти по следующему адресу,а в,формирователе 7 вырабатываетсясигнал обращения к блоку памяти 2,что позволяет считать очередное бай"55 ТОВОе слОВО и записать его В регистр15. Так последовательно производитсясчитывание всего блока информации изблока 2 и прохождение его через пре.- образователь кода 34, вследствиеФ173 5 1501 чего в нем образуются значения 16-ти контрольных разрядов. После того как принят блок информации, блок 35 синхронизации переключит коммутатор 795 в преобразователе 34 на выдачу контрольных разрядов на выход 18, по ко-торому перед этим прошли все информационные разряды. Таким образом, на выход устройства поступит вся информа.10 ционная последовательность в последовательном коде. Она может быть записана в то или иное внешнее ЗУ. В зависимости от быстродействия внешнего ЗУ должна быть выбрана и частота им пульсов на входе 19.Режим декодирования блока информации. Первоначально по входу 20 производится обнуление блоков 1, 5, 6.1,этап. Прием информации в блок 20 памяти, обнаружение ошибок. На вход 24 подается управляющий сигнал, открывающий: коммутатор 12 на переда.чу информации в блок 2 памяти из регистра 14, шинный формирователь 9 на 25 передачу информации из блока 2 памяти через блок 8 коррекции на выходы 25, коммутатор 13 на передачу информации с входа 17 на вход блока 1, блок 1 на декодирование информации. 30 На вход 22 подают сигнал управления записью в блок памяти 2. На вход 17 с внешнего ЗУ в последовательном коде подают информацию, сопровождаемую синхросигналами по входу 19. После каждого восьмого импульса, поступаю 35 .щего по входу 19, производится выработка сигнала обращения к блоку 2 памяти формирователем 7, и информация из сдвигового регистра 14 через 40 коммутатор 12 в параллельном коде записывается в блок 2 памяти, Затем в адресном блоке 6 производится изменение адреса на следующий и так повторяется до тех пор, пока весь блок информации не будет переписан в блок 2. Одновременно информация с входа 17 через коммутатор 13 поступает в блок ,1 обнаружения ошибок, который сигналом по входу 24 переведен в режим декодирования. При выбранном полиноме Р(х) будет принят 341 разряд, 16 из которых контрольныеформирователь типа ошибки 36 после приема всех 341 разрядов производит анализ содержимого триггеров 59-74. Если .55 все триггеры в нуле, то на выходе триггера 92 "0", что означает, что .ошибки в принятой информации нет. Если хотя бы один из триггеров 59-74в " 1", триггер 92 устанавливается в"1", т.е. в принятой информации содержится ошибка,Сигнал с триггера 92 содержимоетриггеров 70-74 переписывает в регистр 40. Одновременно запускаетсяблок 30 запуска, который через элемент ИЦИ 16 продолжает подавать синхросигналы, которые подсчитываютсяв счетчике 38. Это продолжается дотех пор, пока схема 37 сравнения невыработает сигнал совпадения содержимого триггеров 59-63 и 70-74, аэлемент ИЛИ 87 не зафиксирует нулевое содержимое триггеров 64 и 65 (этоозначает, что ошибка зафиксирована).Если это не произойдет за 11 тактов (С=11), с дешифратора 41 по выходу 28 передается сигнал некорректируемой ошибки,Если ошибка зафиксирована, на выходе триггера 9 1 устанавливается " 1".По этому сигналу прекращается подсчет импульсов в счетчике 38 и сдвигинформации в преобразователе кода .34,Содержимое счетчика 38 передаетсяна блок 3 хранения адресов ошибок иопределяет номер первого ошибочногоразряда. Триггеры 66-69 содержат пакет ошибки, который передается к блоку 4 хранения пакетов ошибок.Таким образом, происходит определение ошибки и выявление характераошибки,2,этап. Передача блока информациииз блока памяти 2 на выход устройствас коррекцией ошибок, если необходимо. На входе 24 устройства устанавливается сигнал передачи информации изблока 2 на выходы 25. На входе 22устройства устанавливается сигналсчитывания информации из блока 2.На вход 21 прдают сигналы обращения,синхронно с которыми на входы 26 подают коды адресов, чаще всего последовательно возрастающие. Указанныесигналы приводят к тому, что из блока 2 памяти считываются байты данныхи передаются на выход 25, При этомв случае наличия корректируемых ошибок в блоке 1 О сравнения по адресам, содержащим ошибки, вырабатываются сигналы сравнения и через коммутатор 11 коды векторов ошибок передаются в блок 8 коррекции, где поразрядно происходит исправлениеошибок, 1501173Формула изобретения Устройство для коррекции ошибок внешней памяти, содержащее счетчик, синхровход которого соединен с син- . хровходамИ адресного блока, формирователя сигнала обращения и первого сдвигового регистра, с первым вхо" дом элемента ИЛИ и является первым 10 входом синхронизации устройства, вход начальной установки счетчика подключен к одноименным входам адресного блока и блока обнаружения ошибок и является входом начальной установки 15 устройства, выходы адресного блока соединены с адресными входами блока памяти, вход обращения которого подключен к выходу формирователя сигна" ла обращения, вход признака обраще ния которого является одноименным входом устройства, а вход признака записи-считывания соединен с одноименными входами адресного блока и блока памяти и является входом запи си-считывания усТройства, инфор. - .мационные, входы первой группы адресного блока подключены к информаци- .онным входам формирователя, сигнала обращения и к выходам счетчика, 30 информационные входы второй группы адресного блока соединены с входами первой группы блока сравнения и являются адресными входами устройства, выиоды блока памяти подключены к входам первой группы блока коррекции, выходы которого являются информационными выходами устройства, а входы второй группы соединены с выходами первого коммутатора, информационные 40 входы первой и второй групп которого подключены соответственно к выходам блока сравнения и блока хранения пакетов ошибок, входы первой группы которого соединены с выходами пакета 45 ошибок блока обнаружения ошибок, а входы второй группы блока хранения пакетов ошибок подключены к входам второй группы блока сравнения и к выходам блока хранения адресов ошибок, информационные входы блока хранения адресов ошибок соединены с выходами адреса ошибки блокаобнаружения ошибок, выход признака фиксации ошибки которого подключен к управляющим входам блока храненияадресов ошибок и первого коммутатора,вход синхронизации блока обнаруженияошибок соединен с выходом элементаИЛИ, второй вход которого являетсявторым входом синхронизации устройства, выходы признаков ошибки и некорректируемой ошибки блока обнаружения ошибок являются одноименнымивыходами устройства, информационныйвход первого сдвигового регистра является информационным входом устройства, о т л и ч а ю щ е е с я тем,что, с целью расширения функциональных возможностей за счет обеспечения кодирования информации при записи, в устройство введены второй итретий коммутаторы и второй сдвиговый регистр, причем информационныевходы блока памяти соединены с выходами второго коммутатора, информационные входы первой группы которого подключены к выходам первого сдвигового регистра, информационные входы второй группы являютСя информационными входами устройства, а управляющий вход соединен с управляющим входом третьего коммутатора, свходами признака кодирования-декодирования блока обнаружения ошйбок иформирователя сигнала обращения и3является входом режима устройства,выходы блока памяти подключены к информационным входам второго сдвигового регистра, вход синхронизации,разрешения приема и выход которогосоединены соответственно с первымвходом синхронизации устройства,выходоИ формирователя сигнала обращения и с первым информационнымвходом третьего коммутатора, второйинформационный вход которого подключен к информационному входу устройства, а выход соединен с информационным входом блока обнаружения ошибок, информационный выход которогоявляется информационньи выходом устройства, вход запрета формирователясигнала обращения подключен к входуначальной установки устройства.Борисов е Заказ 4879/51 Тираж 558 ПодписноеВНИИПИ Государственного комитета по изобретениям и открытиям при Г 113035, Москва, Ж Раушская наб д. 4/5 Производственно-издательский комбинат "Патент", г. Ужгород Гагарина, 101