Запоминающее устройство с самоконтролем

(50 4 С 11 С 29/00 ОПИСАНИЕ ИЗОБРЕТЕНИЯ 15 1 Ф 1 б ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ 1(56) Авторское свидетельство СССР(57) Изобретение относится к вычислительной технике. Цель изобретения - повышение надежности устройства за счет возможности коррекции четных ошибок любого многоразрядного запоминающего элемента одного иэ накопителей и обнаружения некоторых3 5011 типов многократных оШибок в одинаковых разрядах обоих накопителей, Устройство содержит накопители 1 и 2, состоящие из многоразрядных запоми 5 нающих элементов 3, блоки сравнения 4, блоки инвертирования 7, блок контроля 1 О, блок задержки 11, блок управления 12, блок табличного декодирования 13. В устройство введен 714блок табличного декодирования для дешифрации результатов поразрядного сравнения информации, считываемой иэ основного и дублирующего накопителей, для определения и коррекции ошибок одного из многоразрядных запоминающих элементов, на основе которых строятся накопители устройства. 1 ил.Изобретение относится к вычислительной технике, а именно к запоминающим устройствам (ЗУ)Цель изобретения - повышение надежности устройства за счет возможности коррекции четных ошибок в пределах одного многоразрядного запоминающего элемента одного из накопителей и обнаружения некоторых типовмногократных ошибок в одинаковых 25разрядах обоих накопителей.На чертеже приведена .структурнаясхема устройства.Устройство содержит накопители 1и 2 информации, состоящие из многоразрядных элементов 3, например,БИС ЗУ с байтовой организацией, блоки4 сравнения, состоящие из элементов5 сравнения мультиплексора 6, аналогичные известному блоки 7 инвертирования 7, состоящие из элементаИЛИ 8 и элемента неравнозначности9, блок 10 контроля, выполненный насумматоре по модулю два, блок 11 задержки, блок 2 управления, аналогичный известному, блок 13 табличного декодирования, вьц 1 олненный например, в виде микросхемы, ПЗК К 1 809 РЕ 1,шины. входные числовье 1 4, вьжодныечисловые 1 5, обращения 1 6, записичтения 17, адресные .18, ответа 19.Устройство работает следующим образом.На адресные, входные. числовые,признака записи-чтения и обращенияшины 18,14,17,16 соответственно внешними устройствами задаются коды адреса, числа, сигнал обращения и признака "Запись-чтение".Предполагается, что при операции"Запись" состояние выходных числовыхшин 15 соответствует сигналам "0","а при операции "Чтение" сигнала "0"установлены на входных числовых шинах 14, количество числовых разрядов и накопителей 1 и 2 четно, количество числовых разрядов ш многоразрядных элементов одинаково для обоих накопителей.В режиме"Запись" в накопителе 1, числовые входы которого связаны входными числовыми шинами 14 непосредственно, записывается прямой код поступающей информации.Код числа, записываемый в накопитель 2, числовые входы которого связаны с входной числовой шиной 14 через блоки 7 инвертироварования 7, зависит от значения суммы по модулю два (четности) информации входных числовых шин 14.При четном количестве единиц, в коде числа на шине 14, т.е. равенстве нулю их суммы по модулю два, на числовые входы накопителя 2 от блоков инвертирования 7 подается обратный код числа, при нечетном - прямой код. Сумма по модулю два (признак четности) вырабатывается блоком контроля 1 О (схема свертки по модулю два),выходной сигнал которого используется блоком 12 управления для образования сигнала инвертирования на управляющих входах элементов 9 неравнозначности, на информационные входы которых поступают код записываемого числа с шин входных числовых 15 через элементы ИЛИ 8, При сигнале "Чтение" на шине 17 записи-чтения коды чисел, считываемые из многоразрядных элементов 3 накопителей 1 и 2 снимаются поразрядно элементами 5 сравнения блоков 4. Блок контроля 10 образуют значение суммы по модулю два кода числа, считываемого из накопителя 2, и выходных сигналов элементов 5 сравнения и сигнал с выхода блока анализируется блоком 1 3 табличного декодирования, входы которого связаны с выходами элементов 5 сравнения, блока 10контроля и блока 12 управления, связанного с выходом блока контроля Ои числовыми выходами блока 13 табличного декодирования. Комбинациясигналов 00, 01, 10, 11 на первоми втором выходах блока 13 соответствует четырем состояниям устройства:устройство исправно,накопитель 1 неисправен (ошибка на выходе накопителя 1),накопитель 2 неисправен (ошибка на выходе накопителя 2),устройство неработоспособно,Указанные четыре комбинации выходных сигналов блока 13 в случаевыполнения этого блока на.основемикросхемы ПЗУ записаны в ПЗУ по адресам, коды которых образуют четыресоответствующих множества А А,А, Аз, определяемые следующим образом:А о - двухэлементное множество(и+1) разряде, являющегосявыходом блока контроля 10и единицы (нуля) в остальныхи разрядах, являющихся выходами элементов сравнения 5В - множество (и+1)-разрядных,кодов, содержащих единицуили ноль в (и+1) разряде,хотя бы две единицы (нуля)в разрядах, которым соответствуют выходы элементов 5сравнения, связанных с первыми входами только с однимих многоразрядных элементов 3 накопителя 1 и нуля(единицы) в остальныхразрядах;В - множество (и+1)-разрядных ко 2дов, содержащих единицу илиноль в (и+1) разряде, хотябы две единины (нуля) в разрядах, которым соответствуютвыходы элементов сравнения,связанных вторыми входамитолько с одним из многоразрядных накопительных элементов 3 накопителя 2 и нули (единицы) в остальныхразрядах,В(В, ) множество кодов, содержащихединицу в (п+1) разряде, а(и+1) разряде, а также нулии единицы.в остальных и разрядах, причем количество нулей (единиц) нечетно и меньше и/2.Множества В и В соответствуютмногократным ошибкам при чтении, в15 том числе и четным, информации одного из многоразрядных элементов 3накопителей 1 и 2 соответственно.Множества В,В и (В,В ) соответствуют ошибкам нечетной кратности20 при чтении информации первого (второго) накопителя 1,2 с произвольнымраспределением ошибок по его многоразрядным элементам, 3. Объединенияф ВВ и25 разуют множества А, и А, соответ -ствующие ошибкам при чтении информации накопителей 1 и 2, которыедопускают их декодирование блоком табличного декодирования 13, как при30 нечетном, так и четном количествеошибок,Полное кодовое множество А (п+)разрядных кодов на адресных входахблока 13 табличного декодирования является объединение А = Л 7 А 1 Ч А 7 А 3.А. - кодовое множество, соответствующее конфигурации ошибок, не допускающей декодирования, т.е. неработоспособ 40 ному устройству, при правильном считывании информациииз накопителей 1 и 2 (и+1)разрядные коды на входахблока 13 табличного декодирования соответствуют множеству А блок 13 на своихчисловых выходах образует код00 . Блок управления 12формирует на входах мульти 50 плексоров 6 блоков 4 сигналы,пропускающие на выходные числовые шины 15 устройства информацию с выходов накопителя 1, а блок 1 задержки об 55 разует сигнал ответа устройства на шине 9 ответа,соответствующий правильной информации на выходных числовыхшинах 15При неисправностях устройства,приводящим к ошибкам считываемой изнакопителей 1 и 2 информации блок13 определяет принадлежность кода насвоих адресных входах к одному иэнепересекающихся множеств А , А, Аэ,формируя соответствующие сигналы вблок 12 управления,Блоком 12 управления производится 10дешифрация состояний устройстваанализом выходных сигналов блока 13.При наличии ошибок, допукающих коррекцию (коды 0,1 10 на выходеблока 1 3), блоком 1 2 производится 15формирование сигналов на управляющих входах мультиплексоров 6 иблоков 7 инвертирования, что обеспечивает коммутацию на выходные число"вые шины 15 информации с выхода накопителя с правильной информацией,которая при необходимости инвертируется блоками 7 инвертирования, таккак информация с четным количествомединиц записывается и считывается изнакопителя 2 в обратном коде. Блок 11задержки задерживает сигнал ответана шине 19 на время коррекции информации. При наличии ошибки, не допускающей коррекции (код 11) на выходе табличного декодирования 13),блок 13 управления блокирует выдачусигнала ответа на шину ответа 18,В связи с возможностью анализа результата сравнения информации накопителей 1, 2 (совпадения или несовпадение) и значение четности информации накопителя, вырабатываемойблоком 10 контроля, предлагаемоеустройство в отличие от известного 40позволяет обнаруживать четное количество ошибок типа инвертированиявсех разрядных бит, например, вследствие неисправности схем блока управления . Ошибки обоих накопителей 45в одинаковых разрядах некоторогоадреса также обнаруживаются, есликоличество ошибок при этом в каждомнакопителе нечетное. Формула изобретения 1еЗапоминающее устройство с самоконтролем, содержащее первый и второй накопители,каждый из которых состоит из многоразрядных запоминающих 1 элементов и имеет информационную разрядность Ь = Е ш(где ш = 2,3,4- разрядность запоминающих элементов,1 с = 1, 2,3 - коэффициент), адресные входы и входы записи и разрешения обращения запоминающих элементов объединены и являются соответственно адресными входами и входами записии разрешенияобращения устройства, блокуправления, блок контроля, блок задержки,блоки поразрядного сравнения,блоки инвертирования, первые входыкоторых соединены с информационнымивходами запоминающих элементов первого накопителя и являются информационными входами устройства, 1-йинформационный вход и 1-й информационныР выход 1-го запоминающегоэлемента первого накопителя соединены соответственно с первыми входамии-го блока инвертирования и и-го бло"ка поразрядного сравнения ( где: (-1)в ам+1), первые выходы блоковпоразрядного сравнения являются информационными выходами устройства,вторые входы блоков поразрядного сравнения соединены с первым выходом блока управления, второй и третий выходыкоторого соединены соответственно свторыми входами блоков инвертированияи с первым входом блока задержки,второй вход которого подключен к входу разрешения обращения устройства,выход блока задержки является выходомготовности устройства, входы блокаконтроля соединены с первыми выходами блоков инвертирования, выходблока контроля соединен с входом сигнала четности блока управления, входзаписи которого является одноименнымвходом устройства, о т л и ч а ю -щ е е с я тем, что, с целью повышения надежности устройства, в неговведен блок табличного декодирования,входы которого соединены с вторымивыходами блоков поразрядного сравнения и с выходом блока контроля, выходы блока табличного декодированиясоединены с входами кода ошибки блокауправления, -й информационный входи д-й информационный выход 1-го запоминающего элемента второго накопителясоединены соответственно с вторым выходом Б-го блока инвертирования и четвертым входом Я-го блока сравнения ис третьим входом Б-го блока инвертирования и с третьим входом Я-го блока сравнения (где 1 = 1 в,Заказ 5952 Тираж 558 ПодписноеВНИИПИ Государственного комитета ло изобретениям и открытиям при ГКНТ СССР113035, Москва, Ж, Раушская наб , д. 4/5 Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101