Устройство для распределения заданий между процессорами

СОЮЗ СОВЕТСКИХСОЦИАЛ ИСТИЧЕСНИРЕСПУБЛИК 19) Ш 51)4 С О ГОСУДАРСТВЕННЫПО ИЗОБРЕТЕНИЯМПРИ ГКНТ СССР КОМИТЕТ ОТКРЫТИЯ НИЕ ИЗОБРЕТЕНИ к СССР1976.ССР981. етельств Р 9/46, ельство Р 9/46,виде С 06 ЕЛЕНИ(57) Изоблительнойпользован ТВО ДЛЯ РАСПРЕ У ПРОЦЕССОРАМИ вычись исоситсяможет б ение охнике х много тепенной стоичи отк стемах о процессор деградаци аспределения нагру(5 Ь) Авторское свидУ 629538 кл. С 06Авторское сВ 982005, кл. ки между процессорами, Цель изобретения - повышение надежности функционирования устройства за счет продолжения распределения заданий приотказе одного или нескольких процессоров вычислительной системы. Уст. -ройство содержит группу элементовпамяти 2, элемент И-НЕ 3, блок 4 перебора перестановок, дешифратор 5,блоки фиксации отказа 6, группу блоков элементов И 7. Устройство сохраняет работоспособность при полномотказе по всем функциям какого"либопроцессора (процессоров) и можетпродолжать функционирование при наличии в системе одного процессора,способного выполнять хотя бы единственную функцию. 1 з.п. Ф-лы, 3 ил.1 147Изобретение относится к вычислительной технике и может найти применение в отказоустойчивых многопроцессорных системах для распределениянагрузки между процессорами,Цель изобретения - повышение надежности Функционирования устройстваэа счет продолжения распределениязаданий при отказе одного или нескольких процессоров вычислительнойсистемы.На фиг. 1 приведена структурная,схема устройства 1 на Фиг. 2 - вариант реализации блока фиксации отказа; на фиг. 3 - вариант реализацииблока перебора перестановок.Устройство для распределения заданий между процессорами содержит(фиг, 1) группу 1 элементов 2 памяти, элемент И-НЕ 3, блок 4 перебораперестановок, дешифратор 5, блоки 6Фиксации отказа, группу блоков 7элементов И,Блок Фиксации отказа (Фиг. 2)содержит элемент ИЛИ 8, элементы И9 и 10, триггеры 11 и 12 и,элемент13 задержки.Блок перебора перестановок (фиг.3)содержит регистры 14, схемы 15 и 16сравнения, регистры 17 и 18, счетчик19, элемент И 20, блок 2 1 памяти иэлемент 22 задержки.Устройство работает следующимобразом.Формирование различных вариантовраспределения Функций производитсяблоком 4 перебора перестановок, кодфункции на соответствующем выходе которого соответствует настройке процессора на выполнение определеннойФункции, Проверка работоспособностираспределения Функций (перестройки)между процессорами происходит по информации, хранимой в элементах 2 памяти. В элементы 2 памяти заносится"1", если соответствующий процессорспособен выполнять функцию, в противном случае - "О".Запись "0" происходитпри потерепроцессором способности выполнениявозложенной на него соответствующейфункции, На вход дешифратора 5 подается код отказавшего процессора вконце цикла работы, на котором гроизошел отказ этого процессора. Возбужденным выходом дешифратора 5 осуществляется выборка элемента памяти.,Адрес,. соответствующий коду потерянной Функции, подается с соответствую 20 25 30 35 щей группы выходов блока 4 перебораперестановок на выходы адреса элемента 2 памяти.При этом на выход элемента 2 памяти подается "0" (содержимое выбранной ячейки в случае потери процессором Функции), ч на гервом выходе блока Фиксации 6 отказа появляется 0" (в исходном состоянии триггеры, 11 и 12 всех блоков фиксации отказа обнулены), На выходе элемента И-НЕ 3 Формируется "1, поступающая на вход блока 4 перебора перестановок. Блок 4 геребора перестановок Формирует следующий по порядку вариант распре-деления Функций,Если сформированное распределение является работоспособным, то на выходы всех элементов 2 памяти выдаются"1", которые появляются на первых выходах всех блоков 6 фиксации отказа, и на вход блока 4 перебора перестановок с выхода элемента И-НЕ 3 импульс не поступает. Если выбранный вариант распределения Функций не является работоспособным, но на выходе элемента И-НЕ 3 вырабатывается "1", поступающая на вход блока 4 перебора перестановок. При этом вырабатывается следующий вариант распределения Функций, и т.д.Для выработки всевозможных перестановок кодов настроек предназначен блок 4 перебора перестановок.В блок 21 памяти построчно заносятся всевозможные перестановки кодов Функций, в регистры 14 - коды .этих Функцийв регистр 17 - код первой Функции, в регистр 18 - адрес 40 .последней строки блока 21 постояннойпамяти.В регистрах 14, - 14происходитциклический сдвиг кодов функций. Припоступлении в последний регистр 1445 кода первой Функции на выходе схемы15 сравнения вырабатывается сигнал, по которому происходит изменение адреса строки блока 21 памяти в счетчике 19 и запись в регистры 14 перестановки кодов, зафиксированной в данной строке блока 21 памяти. Если после полного перебора всех перестановок кодов Функций работоспособное распределение не найдено, это означает,. что в каком-либо элементе 2памяти сформировался нулевой код,указывающий на полный отказ по всемФункциям какого-.то процессора, В этомслучае на выходе схемы 16 сравненияпоявляется п 1 , поступающая на входывсех блоков 6 фиксации отказа. Сигнал с выхода схемы 15 сравнения обнуляет счетчик 19 (устанавливает адрес первой строки блока 21 памяти).Выходной сигнал схемы 16 сравнения,поступая на управляющие входы блоков6 Фиксации отказа, разрешает передачу информации из триггеров 11 в триггеры 12, причем при полном отказекакого-то процессора триггер 11 со ответствующего блока 6 находится внулевом состоянии после полного перебора всех вариантов перестановок,а триггер 12 - в единичном. Послеперезаписи информации в триггеры 12триггеры 11 обнуляются, а на второмвыходе соответствующего блока 6 Фиксации отказа, связанном с блокамиэлементов И, появляется "О" (на вторых выходах остальных блоков фиксации отка а 1 ) О р паступая .на управляющий вход соответствующего блока 7, запрещает выдачу кодов функций в полностью отказавший процессор на всевремя дальнейшего функционирования.Одновременно с этим на первом выходеблока 6 фиксации отказа устанавлива 30ется "1" на все время функционирования вне зависимости от значения сигнала на выходе элемента 2 памяти.Поиск работоспособной перестановки происходит далее при анализесодержимого элементов 2 памяти ана- З 5логично описанному,Формула изобретения1, Устройство для распределения заданий между процессорами, содержащее группу элементов памяти, дешиф-. ,ратор, элемент И-НЕ, блок перебора перестановок, причем. группа информационных входов устройства соединена 45 с группой входов дешифратора, каждый выход которого соединен с информационным входом одноименного элемента памяти группы, группа адресных входов каждого элемента памяти группы соединена с одноименной группой выходов блока перебора перестановок, информационный вход которого соединен с выходом элемента И-НЕ, блок перебора перестановок содержит блок памяти, группу регистров, первый регистр, первую схему сравнения и счетчик, причем группывыходав регистров груг; пы являются группами выходов блокаперебора перестановок, группа выходовкаждого регистра группы соединена сгруппой информационных входов следующего регистра группы, группа информационных входов первого регистра группы соединена с группой выходов последнегорегистра группы и с первой группойвходов первой схемы сравнения, вторая группа входов которой соединенас группой выходов пеРвого регистра,первый тактовый вход регистров группы соединен с информационным входомблока переборе перестановок, второйтактовый вход первого регистра группы соединен с выходом первой схемысравнения, группа выходов счетчикасоединена с группой адресных входовсчитывания блока памяти, каждая группа выходов которого соединена с группой информационных входов регистровгруппы начиная с второго, а т л ич а ю щ е е с я тем, чта, с цельюповышения надежности Функционирования устройства за счет продолженияраспределения заданий при отказе одного или нескольких процессоров вычислительной системы, устройствосодержит группу блоков элементов И,группу блоков фиксации отказа, причем выход каждого элемента памятигруппы соединен с первым входом однсименного узла фиксации отказа группь., первые выходы узлов Фиксации отказа группы соединены с входами элемента И-НЕ, блок перебора перестановок дополнительно содержит ьторойрегистр, вторую схему сравнения, элемент И и элемент задержки, выход которого соединен с вторыми тактовымивходами регистров группы, начинаяс второго, и со счетным входом счетчика, группа выходов которого соединена с первой группой входов второйсхемы сравнения, вторая группа входов и выход которой соединены соответственно с группой выходов второгорегистра и с первым входам элементаИ, второй вход которого соединен свыходом первой схемы сравнения и с входом элемента задержки, выход элементаИ соединен с вторыми входами узловфиксации отказа группы, группа выходов каждого регистра группы соединенас группой информационных входов одноименного блока элементов И группы,управляющий вход каждого из которыхсоединен с вторым выходом блока фик.Юрко Тираж бб Подписнои открытиям прб д. 4/5 Заказ 1895/47ВНИИПИ Государ енного комитета по изобретениям 13035, Москва, Ж, Раушская н КНТ ССС Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина,101 5 14 сации отказа группы, группы выходов блоков элементов И являются группами выходов устройства.2. Устройство по п. 1, о т л ич а ю щ е е с я тем, что каждый блок Фиксации отказа содержит элемент ИЛИ, два элемента И, два триггера и элемент задержки, причем выход первого элемента И соединен с единичным входом первого триггера, вход сброса которого и инверсный вход первого элемента И соединены с выходом элемента задержки, инверсный выход первого триггера соединен с первым входом 74 б 45 6второго элемента И, выход которого соединен с единичным входом второго триггера, прямой выход которого соединен с первым входом элемента ИЛИ, второй вход блока соединен с вторым входом второго элемента И, с входом элемента задержки и с входом сброса второго триггера, первый вход блока 10 соединен с вторым входом элемента ИЛИи с прямым входом первого элемента И, выход элемента ИЛИ является первым выходом узла, инверсный выход второго триггера является вторым выходом 15 узла.