Устройство для нормализации и округления чисел с плавающей запятой

(1% (Н 04606 Р 73 САНИЕ ИЗОБРЕТЕНИ ДЕТЕЛЬСТВ Н ДВТОРСНО вой вычислительной те быть использовано при арифметических устрой ных машин, а также в цифровой обработки си изобретения - повышен вия. Поставленная цел тем, что в устройство шифратор 5 приоритета ры 6,7, блок 8 формир и кода нормализации округления, введена с ния с константой с со ике и может У 10 А.М. К ми ССС1982ССР тельствоЕ 7/38,льствоР 7/38,НОРМАЛИЗГЛАВА 101 АЦИИЕЙ ЗАП связями. 2 и1 ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЦТИЯМПРИ ГКНТ СССР(21) 4193253/24-24 ,22) 09.02.87 ,46) 15,02.87. Был. ,72) О.Н. Галченков ский и Н.М. Лауберг ,(53) 681.325,088.8) (56) Авторское свид М 1056181, кл. С 06Авторское свидет У 1418704, кл. С 06 (54) УСТРОЙСТВО ЛЛЯ И ОКРУГЛЕНИЯ ЧИСЕЛ ТОЙ( 57) Изобретение относится к цифропостроении ств вычислитель- устройствах гналов. Пель ие быстродейсть достигаетсясодержащее мультиплексоования порядка и сумматор 9 хема 1 О .сравне- ответствукщими1 465Изобретение относится к цифровойвычислительной технике и может бытьиспользовано при построении арифметических устройств вычислительныхмашин, а также в устройствах цифровой обработки сигналов работающихв системе счисления с плавающей запятой,Цель изобретения - повышение бы 10стродействия,На фиг, 1 представлена схема устройства для нормализации и округления чисел с плавающей запятой; нафиг, 2 - схема первого мультиплексора.Устройство,(фиг.1) содержит вход1 мантиссы числа устройства, вход 2порядка числа устройства, вход 3максимального значения мантиссы устройства, вход 4 контакты устройства,.шифратор 5 приоритета, первый и второй мультиплексоры б и 7, блок 8 формирования порядка и кода нормализации, сумматор 9 округления, схему 10 25сравнения с константой, выход 11 мантиссы результата устройства, выход12 иэ порядка результата устройства.Первый мультиплексор 6 (фиг. 2)содержит одноразрядные мультиплексоры 13,1-13,Ь+1 (Ь - разрядность мантиссы результата, каждый из которыхимеет 2 Ь+3 информационных входа иуправляющий 2 Ь+Ф вход). Управляющиевходы одноразрядных мультиплексоровсоединены между собой и представляют собой управляющий вход первогомультиплексора б, Разрядность сигналов, поступающих по этому входу,равна наименьшему целому числу, кото 40рое больше или равно 1 оя,2 Ь+3),Воспользуемся следующими обозначениями: аа, ,а, - разряды входа 1устройства; с,+,с, - разрядывхода 3 устройства; йдс 1, -разряды входа 4 устройства. На первыеинформационные входы мультиплексоров 1 З,Ь+113.1 поданы соответственно разряды а,а,. На вторыеинформационные входы мультиплексоров501 З.Ь+113.1 поданы соответственноаэряды аьа . И так далеедо 2 Ь входа со сдвигом на один разряд, при условии, что если на -входмультиплексора 13 Ь подан разряд а.,то (1+1)2 Ь входы этого мульти. плексора соединяются со входом нулевого уровня. 2 Ь+1-е входы мультиплек.соров 1 З.Ь+113.1 соединены со входом нулевого уровня, На 2 Ь+2-е информационные входы мультиплексоров 13.1.+113.1 поданы соответственно разряды с с. А наь+1 ф2 Ь+3-е соответственно разряды 4ь+ ф ,с 1,. В зависимости от управляющих сигналов, каждый из мультиплексоров 13.Ь+1 - 13.1, пропускает на выход по одному из разрядов, из того набора, что поступают на их входы. Разряды на их выходах Ьь+,Ь, сосставляют выходной сигнал первого мультиплексора 6,Блок 8 реализован на постоянном запоминающем устройстве (ПЗУ), принцип кодировки которого следующий. Устройство (фиг,) работает следующим образом.2 Ь-разрядная мантисса числа со входа 1 устройства поступает на пер- вый информационный вход мультиплексора 6, на информационный вход мультиплексора 7 "и на вход шифратора 5 приоритета, На выходе шифратора 5 приоритета получается код, равный числу нулевых разрядов, считая со старшего. разряда входного кода до первого ненулевого разряда. Этот код . поступает на первый управляющий вход блока Я и на управляющий вход второго мультиплексора 7; Второй мультиплексор 7 сдвигает влево в соответствии с этим управляющим сигналом код, поступающий на его информационный вход и пропускает на свой выход Ь+1 старших разрядов сдвинутого кода, Выходной сигнал второго мультиплек-. сора 7 поступает на вход схемы 1 О сравнения, выход которой является вторым управляющим входом блока 8. Если в старших Ь разрядах входного кода схемы 10 сравнения максимально возможные значения, а в младшем Ь+1-м разряде код больше половины максимально возможного (например, при двоичной системе счисления в Ь+1-м разряде код "1", или при шестнадцатиричной системе счисления в Ь+1-м разряде код от "8" до "Р"), то на выходе схемы О сравнения единичный уровень, в противном случае - нулевой. Порядок числа со входа 2 устройства поступает на информационный вход блока 8, который формирует на своем втором выходе порядок результата, а на первом выходе - значение, поступающее на управляющий вход муль14658 50 типлексора 6. При этом, возможныследующие случаи,1. Если порядок числа при вычетечисла разрядов, на которое нужно5сдвинуть мантиссу при нормализации,обозначим его через Я), превышаетмаксимально допустимый порядок, т.е.имеет место ситуация "переполнениепорядков", то блок 8 выдает на втором 10выходе максимально допустимый кодпорядка, а на первом выходе такойуправляющий сигнал для первого мультиплексора 6, по которому он пропус-.кает на свой выход Ь+1 разрядов, поступающие на его второй вход со входа 3 устройства ,старшие Ь разрядовпредставляют собой максимально возможный код мантиссы, Ь+1-й разряднулевой). 202. Если нет предыдущей ситуации,Я не меньше минимально допустимогопорядка и меньше максимально допустимого порядка и на втором управляющемвходе блока 8 единичный уровень, то 2 бблок 8 выдает на втором выходе порядок, равный 8+1, а на первом выходе - управляющий сигнал, по которомупервый мультиплексор 6 пропускает насвой выход Ь+1 разрядов, поступающих 30на его третий вход со входа 4 устройства ,первый старший разряд - единица, остальные нули).3. Если Я равно максимально допустимому порядку и на втором управляющем входе блока 8 - единичный уровень, то блок 8 выдает на входахтакже сигналы, как и в первой ситуации,4. Если Я меньше минимально допустимого порядка, а поряцок (обозначим его Р) больше минимально допустимого порядка, то блок 8 на второмвыходе выдает минимально допустимыйпорядок, а на первом выходе - код, 45по которому первый мультиплексор 6пропускает на выход Ь+1 старших разрядов кода входа 1 устройства, сдвинутого влево на число разрядов, равное разности Р и минимально допустимого порядка,5, Если нет предыдущих ситуацийи Б-Р равно 2 Ь, то на втором выходеблока 8 выдается код, соответствующий минимально допустимому порядку,а на первом выходе - код, по которо- .му первый мультиплексор 6 пропускает на выход значение входа 1, сдви 79 4нутое на 2 Ь разрядов влево, т,е, нулевой код.6, Если нет предыдущих ситуаций,то на втором выходе блок 8 выдаеткод Б, а на первом выходе - код, покоторому первый мультиплексор 6 пропускает на выход Ь+1 разрядов кодасо входа 1 устройства, сдвинутоговлево на Б-Р разрядов. Ь+1 разрядовс выхода первого мультиплексора 6поступают на вход сумматора 9 округления, осуществляющего округлениедо Ь разрядов, Переполнение в сумматоре 9 округления исключено, с выхода сумматора 9 округления мантиссарезультата поступает на вход 11 уст-ройства.Формула изобретенияУстройство для нормализации и округления чисел с плавающей запятой,содержащее шифратор приоритета, двамультиплексора, блок формированияпорядка и кода нормализации и сумматор округления, причем вход мантиссы числа устройства соединен с первым информационным входом первогомультиплексора, с информационным входом второго мультиплексора и с входом шифратора приоритета, выход которого соединен с управляющим входомвторого мультиплексора и с первымуправляющим входом блока формирования порядка и кода нормализации,информационный вход которого соединен с входом порядка числа устройства, вход максимального значения мантиссы и вход константы контроля соединены соответственно с вторым и третьим информационными входами первогомультиплексора, управляющий вход которого соединен с первым выходом блока формирования порядка и кода нормализации, второй выход которого является выходом порядка результатаустройства, о т л и ч а ю щ е е с ятем, что, с целью повышения быстродействия, оно содержит схему сравнения с константой, причем выход второго мультиплексора соединен с входомсхемы сравнения с константой, выходкоторой соединен с вторым управляющим входом блока формирования порядка и кода нормализации, выход первогсмультиплексора соединен с входомслагаемого сумматора округления, выход которого является выходом мантиссы результата устройства,-+6 оставитель А.ехред Л,Олийннк Корректор Л. Патай ляни актор Заказ 947/49 Тираж 667ВНИИПИ Государственного комитета и113035, Москва, Жгарина, 101 омбинат "Патент", г. Ужгород,ей иэводственно Ж Су Подписноеизобретениям и открытиям при ГКНТ ССС