Устройство для одновременного вычисления двух многочленов

(51) 4 С 06 Г 7/5 ЕНИЯ 5 каждом иислительных блоко ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИ ОПИСАНИЕ ИЗО(71) Киевский политехнический институт им. 50-летия Великой Октябрьской социалистической революции(56) Авторское свидетельство СССР 9 479 111, кл. С 06 Р 7/552, 1973.Авторское свидетельство СССР Р 926650, кл. С Об Р 7/552, 1980,(54) УСТРОЙСТВО ДЛЯ ОДНОВРЕМЕННОГОВЫЧИСЛЕНИЯ ДВУХ МНОГОЧЛЕНОВ( 7) Изобретение относится к вычислительной технике. Цель изобретения - повьппение быстродействия устройства. Использована восьмеричная знакоразряд ная система счисления для представления двухрядного кода частичных резульи татов. Устройство содержит ( - + 2)31439580 которых имеются регистр сомножителя 1,регистр частичного результата 2, первый 3, второй 4, третий 5 и четвертьгй б триггеры, регистр переносов 7,коммутатор 14, сумматор 17 и блок памяти 18. Причем информационные входырегистра сомножителя 1 и регистрачастичного результата 2 первого вычислительного блока являются входамиустройства. Входы триггеров 3-6 -го Изобретение относится к цифровойвычислительной технике и может быть использовано при построении специализированных вычислительных систем.5Целью изобретения является увели"- чение быстродействия.На чертеже представлена структурная схема устройства.Устройство содержит вычислительные,О блоки, включающие регистры 1 сомножителей,. регистры 2 частичного результата ,триггеры 3-6, регистры 7 переносов, регистр 8 результата, регистр 9 переносов результата, группы элементов ИСВЛЮЧй 0 ЩЕЕ ИПИ 10, элементы ИЛ 1 11-13, коммутатор 14, группы элементов И 15, группы одноразрядных сумматоров 16, комбинационные сумматоры 17. Кроке того, устройство содержит блоки 18 памяти, сумматор 19 результатов, одноразрядный сумматор 20.Устройство работает следующим образом.В первом такте в первом вычисли" тельном блоке на входы регистра 1 со". множителя подается код нуля, на вход регистра 2 частичного результата - код числа а. В первом такте на вход первого разряда входа управления подается сигнал установки в ноль триггера 3, во втором такте - на вход второго разряда входа управления иитак далее до - + 2)-го такта. На третьем такте на вход регистра 1 сомножителя подается Х, на вход регистра 2 частичного результата - а. Загрузка операндов одной схемы Горнера продолжается аналогично вплоть до (2 К + 1)-го такта, когда принимаются4 О вычислительного блока соединены с выходами блока памяти 18 ( + 1)-говычислительного блока, выходы триггеров 3-6 соединены с управляюшими входами коммутатора 14, выходы сумматора 17 - с входами блока памяти 18 и синформационными входаки регистра частичного результата 2 и регистра переносов 7 (1 + ,) -го вычислительногоблока. 1 з,п. ф-лы, 1 ил,цва последних операнда х и а, . На (21 с + 3) -м такте на вход регистра 1 сомножителя необходимо подать код 0001, а на вход регистра 2 частичного ре-. зультата - код пуля, Через,; - , + 2 гак(ита на выходах сумматора 19 результата появляется дополнительный код результата.Загрузка огерандов одного много- члена производится по нечетным тактам. По четным тактам производится загрузка операндов другого многочлена. Таким образом производится вычисление двух многочленов одновремен- ноо Формула и з о б р е т е н и я 1, Устройство для одчовременного вычисления двух многочленов. содержащее ( - + 2) вычислительных блоковЪ(где и - разрядность кода аргумента), каждый из которых содержит регистр сомножителя, регистр частичного результата, комбинационный сумматор, с первого по третий триггеры, коммутатор, все вычислительные блоки, кроме первого, содержат блок памяти, причем в каждом вычислительном блоке входы синхронизации триггеров с первого по третий, регистра сомножителя и регистра частичного результата соединены с тактовым входом устройства, выход регистра сомножителя 1-го вычислительного блока, где= 1, 2,и+ 1), соединен с информационным входом регистра сомножителя1(1 + 1) -г о вычислит ел ьног а блока, о т л и ч а ю щ е е с я тем, что, с целью увеличения быстродействия, в него введены регистр результата, регистр переносов результата, сумматор результата, в каждый вычислительный блок введены четвертый триггер, с первого по третий элементы И, и + 7 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, группа 10 одноразрядных сумматоров, группа элементов И, причем в первый вычислительный блок введен одноразрядный сумматор, в вычислительные блоки с второ 15. иго по 1 - + 21-й введен регистр пере.- 3носов, причем в ка.;дам вычислительном бпаке выходы разрядов регистра сомножителя соединены с первыми вха О дами соответствуютих элементов ИСКЛЮЧАЮЩЕЕ ИЛ 1 выход первого триггера соединен с вторыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и с первьпат входами с первого го третий элементов И, вы ходы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены са сдвигам на один разряд в сторону младших разрядов с первым информационным входом коммутатора и са сдвигам на два разряда в сторону млад-Зп ших разрядов с вторым информационным входом коммутатора, выход 1-га элемента ИСКЛОЧАЮЩ 1,Е ИЛИ (где 1 = 1, 2,и + 7), соединен с первым входом 1-га элемента И группы выход второ 9 35 го триггера соединен с вторыьы входами элементов И группы и с вторым входом первого элемента И, выходы третьего и четвертого триггеров соединены соответственно с первым и вторым управляющими входами коммутатора, и с вторыми входами соответственно второго и третьего элементов И, вход установки в "0" первого триггера соединен с соответствующим входом 45 управления устройства, выходы элементов И с первого па (и + 6) -й группы соединены с первыми входами соответствующих одноразрядных сумматоров группы, выход (и + 7) -Га элемента И Груп Опы соединен с первым входом (и + 7)-го разряда комбинационного сумматора, выходы разрядов коммутатора соединены с вторыми входами соответствующих одноразрядных сумматоров группы, вы" ход первого элемента И соединен с входом переноса (и + 7) -го разряда комбинационного сумматора, выход второго элемента И соединен с вторым входом (и + 6)-га разряда комбинационного сумматора, выходы суммы одноразрядных сумматоров группы, кроме (и + 5)-го, соединены с первыми входами соответствующих разрядов комбинационного сумматора, выход переноса р-га одноразрядного сумматора Группы, гце р = 2, 3.и + 6, соединен с вторым входом (р - 1) -го разряда комбинационного сумматора, выход суммы, кроме старшего разряда, и переносов комбинационного сумматора 1-га вычислительнога блока со сдвигом на три разряда в сторону младших разрядов соединены с входамн соответственна регистра частичнога результата и регистра переносов (з. + 1)-га вычислительного блока, старший разряц регистра частичного результата ( + 1)-го вычислительного блока соецинен с выхацом пятога разряда комбинационного сумматора 1-го вычислительного блока, информационные входы с первого по четвертый триггеры 1-го вычислительного блока соединены с выходами соответственна с первого па четвертый раз. рядов блока. памяти ( + 1)-го вычислительного блока, выходы суммы и переносов комбинационного сумматораи( - + 2)-го вычислительного блока соединены с информационньпк входами соответственно регистра результата и регистра переносов результата, тактовые входы регистров результата и переносов результата соединены с тактовым входом устройства, выходы регистра результата и регистра переносов результата соединены соответственно с первым и вторым входами сумматора результата, выход которого является выходом устройства, в первом вычислительном блоке выход сумматора (и + 5)-го одноразрядного сумматора группы соединен с первым входом одноразрядного сумматора, выход третьего элемента И соединен с вторым входом одноразрядного сумматора, выход суммы одноразрядного сумматора соединен с первым входом (и + 5)-го разряда комбинационного сумматора, выход переноса одноразрядного сумматора соединен с входом переноса (и+4)-го разряда комбинационного сумматора, выход (и + 7)-го разряда регистра частичного результата соединен с вторым входом (и + 7)-го разряда комбинационного сумматора, вы 5 1439580 6 ходы (и + 6)-го и (и + 5)-го разря- переноса комбинационного сумматора. соедов регистра частичного результата динены с адресным входом блока памяти, соединены с третьими входами соответ. Устройство по и. 1, о т л и -ственно (и + 6)-"го и (и + 5)-го од- ч а ю щ е е с я тем, что в каждом норазрядныхГ сумматоров группы, в вычислительном блоке комбинационный а-м вычислительном блоке (а = 2, и + 7 псумматор содержитЯз-разрядных - + 2) выход третьего элемента И со 3 сумматоров (з ь 3), причем первый единен с третьим входом (п + 5)-го 10 и второй входы и вход переноса комодноразрядного сумматора группы, выход бннационного сумматора являются сосуммы (и+ 5)-го одноразрядного сумма- ответственно первым и вторым входами тора группы соединен с первым входом и входом переноса соответствующего (и + 5)-го разряда комбинационного сум- в-разрядного сумматора, выходы суммы матора, выходырегистров переносов со Б и переноса комбинационного сумматора единены с соответствующими входами пе- являются соответственно выходамн реносов комбинационного сумматора, вы- суммы и переноса соответствующего ходы старших пяти разрядов суммы н выход в-разрядного сумматора.Составитель А ЗоринРедактор А, Ворович Техред М.Ходанич Корректор С, ШекмарЗаказ 6078/48 Тираж 704 Подпис ноеВНИИПИ Государственного комитета СССРпо делам изобретений и открытий113035, Москва, Ж, Раушская наб д, 4/5Производственно-полиграфическое предприятие, г. Ужгород, ул, Проектная, 4