Устройство для умножения матриц

(19) ш 4 С 06 Р 15/347 всесоющлдсгн И НИЯ Т СССР1984СР1976. ГОСУДАРСТВЕННЫЙ КОМИТЕТ ССС ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫ ОПИСАН К АВТОРСКОМ(56) Авторское свидетельствоВ 1236500, кл. С 06 Р .15/347Авторское свидетельство ССВ 647687, кл. С 06 Р 15/347,54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ МАТРИЦ(57) Изобрете тельной техни зовано для оп Целью изобрет быстродействи регистры 1-4, гистры 9-12, ры 17-20, бло ройстве осуще вычисление вс вцей матрицы. ние относится к вычисли" ке и может быть испольераций над матрицами. ения является повьппение я. Устройство содержит блоки 5-8 памяти,. ресумматоры 13-1 брегистк 21 управления. В устствляется одновременное ех элементов результиру- .3 ил.Изобретение относится к вычислительной технике и может быгь использовано для операций над матрицами.Целью изобретения является повы 5 шение. быстродействия.На фиг.1 представлена функциональная схема устройства; на фиг.2- функциональная схема блока управления, на фиг.З - временная диаграмма работы блока управления.Устройство содержит регистры 1-4, блоки 5-8 памяти, регистры 9-12, сум-. маторы 13-16, регистры 17-20 и блок 21 управления, элемент И 22, схему 23 сравнения, триггер 24, генератор 25 импульсов, счетчик 26, схему 27 сравнения, элемент И 28, входы 29.1- 29.4 элементов первой матрицы, входы 30.1-30,4 элементов второй матрицы устройства, выходы.31.1-31.4 устройства.Устройство работает следующим об. ;разом.Регистры 9-12 работают в режиме параллельной записи информации, Ре-. гистры 17-20 также работают в режиме параллельной записи информации. Регистры 1-4 работают и в режиме дараллельной записи информации и в режиме последовательного сдвига информации.Устройство производит умножение двух матриц 22. Начнем рассмотрение процесса работы устройства в момент приема очередных значений элементов матриц, В. этом случае на третьем выходе блока 21 управления имеется высокий потенциал (Фиг,Зб) разрешающий работу регистров 1-4 в режиме параллельной записи информации. По10 импульсу с четвертого выхода блока 21 ьь (Фиг.Зв) производится запись элемен 1 гов матрицы А в регистры 1-4. При этом в регистр 1 записывается элемен". а 11, в, регистр 2 - элемент .а 12, в9 в Э регистр 3 - элемент а 21, в регистр 4 - элемент а 22. В регистры 9-12 записываются элементыматрицы В, При этом в младшие разряды регистров 9 и 11 записывается элемент ,;Ь 21, а в старшие - элемент Ь 1 1, в старшие разряды регистров 10 и 12 - элемент Ь 12 а в младшие - элемент Ь 22, Регистры 17-20 по этому импульсу обнуляются.После приема элементов матриц А и В вырабатывается высокий потенциал на втором выходе блока 21 (фиг.Зг), что разрешает работу регистров 1-4 в режиме последовательного сдвига инФормации, По импульсам с первого выхода устройства 2 1 управления (фиг.Зд) начинается сдвиг информации в сторону старших разрядов.- В эти блоки 5-8 памяти предварительно записан в ячейки памяти результат умножения кода адреса этих ячеек памяти. В результате этого на выходе блоков памяти всегда получается результат перемножения входных кодов. Так как элементы матрицы А поступают поразрядно, то для получения результата перемножения матриц необходимо осуществить накопление результатов поразрядного перемножения. Это накопление осуществляется в накопительных сумматорах, выполненных на сумматоре и регистре Кроме того, при накоплении осущест" вляется перемножение предыдущего результата в процессе накопления на два Это осуществляется тем, что вы ходы с регистров поступают на первые входы сумматоров со сдвигом на один разряд в сторону старших. Этим и осуществлено умножение на два. Запись информации в регистры 17-20 осуществояется по заднему фронту импульса с первого выхода устройства 21 управ. ления (Фиг,Зд), Таким образом, на выходе регистра 17 в конце вычислений получается элемент матрицы Сфс 11= =а 11 Ь 11+а 12,Ь 12 на выходе регистра 18 - с 12=а 11 Ь 12+а 12.Ь 12 и т.д. Для наглядности распишем содержание ячеек памяти блока 5 памяти в зависимости от входных разрядов регистров 1 и 2Выход Выход Содержимое регист- регист- блока 5ра 1 ра 2 памяти0 0 . 01 0 .Ь 110 1Ь 211 1 Ь 11+Ь 21В дальнейшем работа устройствааналогичнаУстройство 2 1 управления работаетследующим образом,Генератор 25 вырабатывает последовательность выходных импульсов (Фиг,За). Счетчик 26 ведет подсчет этихимпульсов. Устройство 23 сравнения имеет код сравнения на один младший разряд меньший чем код сравнения устройства 27, Таким образом, первым срабатывает устройство 23, которое переключает триггер 24 в нулевое со 3 1 ч 18 стояние (фиг,Зб). Затем срабатывает устройство 27, которое возвращает триггер в единичное состояние (фиг.Зг). В момент нахождения тригге5 ра в нулевом состоянии один импульс проходит через элемент 28 (фиг,Зв) . В момент нахождения триггера в единичном состоянии импульсы проходят через элемент 22 (фиг,Зд).10Формула изобретенияУстройство для умножения матриц, содержащее два блока памяти, сумма-, 1 тор и блок управления, о т л и ч а" ю щ е е с я тем, что, с целью повышения быстродействия, в него дополкительно введены два блока памяти, .три сумматора, двенадцать регистров, причем информационные входы регистров с первого по четвертый подключены соответственно к входам элементов первой матрицы устройства с первого по четвертый, первый выход блока управления подключен к входам синхронмпульсов сдвига регистров с первого по четвертый и к синхровходам регистров с пятого по восьмой, второй выход блока управления. подключен к входам режима сдвига .регистров с первого,ЗО по четвертый, вход режима записи которых подключен к третьему выходу блока управления, четвертый выход ко 749торого подключен к входам синхроимпульсов записи регистров с первогого четвертый и с девятого по двенадцатый, а также к входам установки в"О" регистров с пятого по восьмой,входы группы разрядов .адреса первогоблока памяти подключены к выходампервого, второго и девятого регистров, информационные входы регистровс девятого по двенадцатый подключенысоответственно к входам элементоввторой матрицы устройства с первогопо четвертый, входы группь 1 разрядовадреса второго блока памяти подключены к выходам первого, второго и десятого регистров, входы группы разрядовадреса третьего блока памяти подключены к выходам третьего, четвертогои одиннадцатого регистров, входы группы разрядов, адреса четвертого блокапамяти подключены к выходам третьегочетвертого и двенадпатого регистров,выходы блоков памятй с первого почетвертый подключены соответственнок первым входам сумматоров с первогопо четвертый, выходы которых подключены соответственно к информационнымвходам регистров с первого по четвертый, выходы которых подключены соот",ветственно к выходам устройства спервого по четвертый и к вторым входам сумматоров с первого по четвер"тый,1418749 Составитель М,СипиТехред М.Ходанич едактор Г.Волков ректор Г,Решетник,аказ 4156/48 5 130 ушская ственно-полиграфическое предприятие, г. ул. Проектная, 4 Прои ИИПИ Государствено делам изобретеМосква, Ж,Подписноеого комитета СССРий и открытий