Устройство для коррекции информации в блоках постоянной памяти

ОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ и 955213 Союз СоветскихСоциалистическихРеспублик(22) Заявлен 2 11 С 29/00 исоедине нием зт -осударственный ком СССР по лелам изобрете и открытийубликован ата опублико 72) Авторыизобретени И. И. Лузан, М. А, Озерор"у Д; Лады ьки 1) Заявит(54) УСТРОЙСТВО ДЗИ КОРРЕКЦИИ ИНФОРМАЦИИ В БЛОКАХ ПОСТОЯННОЙ ПАМЯТИ2 к запоминабыть испольмации в бло нтролируемых входы входов авнения, гистр ды кото- и устрой ответсто и втоды котопа уп 3 Изобретение относитсяющим устройствам и можетзовано для коррекции инфорках постоянной памяти, копо модулю три.Известно устройство для коррекц информации в блоках постоянной пам содержащее постоянное запоминающее устройство (ПЗУ), несколько блоков полупостоянного запоминающего устрой ства (ППЗУ) малой емкости, счетчик и дешифратор 13.Недостатком этого устройства явля ется его сложность.Из известных устройств наиболее близким техническим решением к предлагаемому является устройство для коррекции информации в блоках постоянной памяти, содержащее блоки посто янного запоминающего устройства (ПЗУ подключенного к буферу блока полупостоянного ЗУ малой емкости (ППЗУ), подключенного к дешифратору. ПЗУ и ППЗУ по входам включены параллельно, блоки ППЗУ распределены по разрядам адреса ПЗУ, дешифратор соединен с вспомогательной памятью, с инвертором и буфером ПЗУ, вспомогательнаямять соединена. с буфером, который равляется от инвертора 21. 300882. Бюллетень Мо 32вания описания 30. 08. 82 Недостатком этого устройства является низкое быстродействие, так каккоррекция одной ячейки памяти осуществляется в два этапа.Цель изобретения - повышение быстродействия устройства,Поставленная цель достигается тем,что в устройство для коррекции информации в блоках постоянной памяти, согдержащее накопитель и элемент НЕ,выход которого подкюдочен к одномуиз входов накопителя, другиекоторого являются одними изустройства, введены схема срэлементы И, элемент ИЛИ и рестарших разрядов адреса, вхорого являются другими входамства, а выходы подключены совенно к первым входам первогрого элементов И, вторые вхорых соединены с выходами первой группы выходов накопителя, выходы первого .и второго элементов И соединены свходами схемы сравнения, выход кото 5 рой подключен к перв , входам третьего и четвертого элементов И, вторыевходы которых соединены с выходамивторой группы выходов накопителя, выходы третьего и четвертого элементовИ подключены к входам элемента ИЛИ, 955213выход которого соединен с входом элемента НЕ, выходы третьей группы выходов накопителя и выход элемента ИЛИ являются соответственно иНформа". ционными и управляющим выходами устройства. 5На фиг, 1 представлена функциональйая схема предлагаемого устройства",- на Фиг. 2 - временные диаграммы, поясняющие его работу.0Устройство содержит контролируемыйблок 1 постоянной памяти (фиг. 1) накопитель 2, регистр 3 старших разрядов адреса, первый 4 и второй 5 элементы И, схему б сравнения, третий 7и четвертый 8 элементы И, элементИЛИ 9 и элемент НЕ 10. На фиг. 1 обозначены старшие разряды 11 адреса,младшие разряды 12 адреса, первая 13,вторая 14 и третья 15 группы выходовнакопителя,Устройство работает следующим образом,При возникновении неисправностив одной из ячеек блока постояннойпамяти или необходимости коррекцииинформации в выбранной ячейке блока 1(фиг. 1) постоянной памяти возникаетнеобходимость подмены ячейки блока 1ячейками накопителя 2 (фиг. 1), в которой заносится нужная информация, 30а также младшие разряды 12 адресаблока 1. Для коррекции несколькихячеек блока 1 предназначена однаячейка накопителя 2, в соответствиис этим в,накопитель 2 поступают только младшие разряды 12.адреса, а вблок 1 все разряды адреса. Уточнениеячейки накопителя 2 для коррекциивыбранной ячейки блока 1 осуществляется следующим образом. Накопитель 2 40имеет большую разрядность информации,чем блок 1, и большее быстродействие.Выборка инФормации из блока 1 и накопителя 2 (Фиг. 1) начинается одновременно с поступлением в них кода адреса и заканчивается к моменту С(фиг. 2) для блока 1 (Фиг. 1) постоянной памяти.Распределение информации по разрядам блока 1 постоянной памяти и накопителя 2 следующее.Разряды накопителя 2: О, 1, 2,и, и + 1, и + 2, и + 4; разрядыблока 1 постоянной памяти: О, 1, 2,и, и + 1, и + 2, где разрядыО, , и - информационные; и + 1,и + 2 -.контрольные; и + 3, и + 4разрЯды, в которых указан уточненныйадрес ячейки накопителя 2, 60При уточнении принадлежности ячейки накопителя,2 ячейке блока 1 постоянной памяти происходит сравнениесостояния разрядов регистра 3 (фиг.1)с разрядами (и + 3) и (и + 4) инфор" 65 мации накопителя 2, в которых указануточненный адрес. ячейки, Сигналы свыходов регистра 3 поступают на первые входы элементов И 4 и 5 (фиг. 1).На вторые входи элементов И 4 и 5 поступают сигналы из накопителя 2, соответствующие (и + 3) и (и + 4) разрядам информации. Сигналы с выходовэлементов И 4 и 5 поступают на входсхемы б сравнения, где они сравниваются. При совпадении этих сигналоввырабатывается сигнал, который подается на первые входы элементов И 7и 8, Это соответствует моменту времени 1 на временной диаграмме (Фиг.2),На вторые входы элементов И 7 и 8поступают сигналы с выходов 14 накопителя 2, соответствующие контрольным разрядам (и + 1)., (и + 2). Информация, содержащаяся в блоке 1 постоянной памяти и в накопителе 2,контролируется по модулю три, поэтому контрольные разряды не содержатнулевой информации. При наличииконтрольных разрядов, а следователь-,но, и корректирующей информации внакопителе 2 срабатывает .хотя быодин из элементов И 7 и 8, Сигналыс выходов элементов И 7 и 8 объединяются на элементе ИЛИ 9 и поступают на вход блока 1 постоянной памяти и на вход элемента НЕ 10 (фиг. 1).Это соответствует моменту времени1(фиг, 2),1Сигнал с выхода элемента НЕ 10(фиг. 1) управляет выдачей кода информации из накопителя 2. Сигналс выхода элемента ИЛИ 9 временноблокирует выдачу кода информации изблока 1 постоянной памяти. Это соответствует моменту 13 на временнойдиаграмме (фиг, 2), Сигнал с выходаэлемента НЕ 10 (Фиг. 1) разрешаетвыдачу кода информации из накопителя2, тем самым осуществляется коррекция информации блока 1 постояннойпамяти,Если уточненный адрес ячейки накопителя 2, указанный в (и + 3) и(и + 4) разрядах информации, не совпадает с содержимым регистра 3, тоэлементы И 4 и 5 и схема б сравнения не срабатывают, на первые входыэлементов И 7 и 8 сйгнал не подается и с выхода элемента ИЛИ 9 не поступает сигнал временной блокировкиблока 1Это соответствует моментуна временной диаграмме .(Фиг. 2),В этом случае информация выдаетсяиз блока 1 (фиг, 1), а информация,выбранная из накопителя 2, временноблокируется сигналом с выхода элемента НЕ 10, Это соответствует моменту 1 б на временной диаграмме(фиг, 2),Если накопитель 2 (фиг. 1) не содержит информации, то ни один из злементов И 4, 5, 7, 8, элемент ИЛИ 9 и схема б сравнения не сработают. В этом случае информация будет выбираться из блока 1 постоянной памяти. Это соответствует моменту й 8 на временной диаграмме (фиг. 2).5Таким образом, коррекция информации в блоке 1 постоянной памяти (фиг. 1) осуществляется параллельно с выборкой из него информации.Технико-экономическое преимущество предлагаемого устройства заключается в,его более высоком быстродействии, по сравнению с прототипом достигаемым за счет исключения вто.Ричного обращения к накопителю при 15 коррекции информации.Формула изобретенияУстРойство для коррекции информа О ции в блоках постоянной памяти, сбдержащее накопитель и элемент ЙЕ, выход которого подключен к одному из входов накопителя, другие входы кОтОРОГО ЯВЛЯютсЯ Одними из ВхОдОВ25 устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства, оно содержит схему сравнения, элементы И, элементИЛИ и регистр старших разрядов адреса, входы которого являются другимивходами устройства, а выходы подключены соответственно к первым входампервого и второго элементов И, вторые входы которых, соединены с выходами первой группы выходов .накопителя, выходы первого и второго элементов И соединены с входами схемысравнения, выход которой подключенк первым входам третьего и четвертого элементов И, вторые входы которыхсоединены с выходами второй группывыходов накопителя, выходы третьегои четвертого элементов И подключенык входам элемента ИЛИ, выход которого соединен с входом элемента НЕ,выходы третьей группы выходов накопителя и выход элемента ИЛИ являются соответственно информационными иуправляющим выходами устройства.Источники информации,принятые во внимание при экспертизе1. Патент СИА 9 4028 б 83,кл. 340-172, опублик. 1977.2. Патент СИ 9 4028679,кл. 340-172. 5, опублик. 1977 (прототип)./5 илиал ППП "Патент", г. Ужгород, у кт 6 448/61 Тираж 622 ВНИИПИ Государственного по делам изобретений 113035, Москва, Ж, Р