Последовательный сумматор

(504 С 0 Р ОПИСАНИЕ ИЗОБРЕТЕНИЯК АВТОРСНОМУ СВИДЕТЕЛЬСТВУ ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(7) Винницкий политехнический институт(56) Авторское свидетельство СССРУ 149248, кл. С 06 Р 7/50, 1985.Справочник по цифровой вычислительной технике./Под ред. Б.Н.Малиновского, Киев: Техника, 1974, с.1.92,рис.4.30 в.(54) ПОСЛЕДОВАТЕЛЬНЫЙ СУММАТОР (57) Изобретение относится к вычислительной технике и может быть исполь. зовано в вычислительных процессорах для обработки графической информации,а также при создании специализированных "векторных" вычислительных машин.Целью изобретения является расширениефункциональных возможностей за счетсложения чисел в кодах с иррациональным основанием Г 2. Последовательныйсумматор содержит регистры сдвига 1и 2, элементы И 3-8, одноразрядныекомбинационные сумматоры 9 и 10, элементы задержки 11 и 12, элементы И 3и 14, регистр сдвига 15, элемент ИЛИ16 и регистр сдвига 17. Сумматор имеет вход 18 разрешения приема операндов, вход 19 приема первого операндаи вход 20 приема второго операнда,вход 21 разрешения выдачи операндов,вход 22 режимов работы и вход 23 разрешения записи суммы. 1 ил., 2 табл.Изобретение относится к вычислительной технике и может быть использовано в процессорах вычислительных машин для обработки графической ин 5 формации, а также при создании специализированных векторных вычислительных машин.Цель изобретения - расширение функциональных возможностей за счет сложения чисел в кодах с иррациональным основанием 2.На чертеже представлена структурная схема последовательного сумматора, 15Последовательный сумматор содержит регистры 1 и 2 сдвига, элементы И 3-8, одноразрядные комбинационные сумматоры 9 и 10, элементы 11 и 12. задержки, элементы И 13 и 14, ре гистр 15 сдвига, элемент ИЛИ 16, регистр 1 сдвига, вход 18 разрешения приема операндов сумматора, вход 19 приема первого операнда,. вход 20 при ема второго операнда, вход 21 разре щения выдачи операндов, вход 22 режимов работы и вход 23 разрешения записи суммы.Последовательный сумматор последовательного действия, кроме сложе ния чисел в двоичном коде, предназначен для суммирования положительных многоразрядных чисел (векторов), представленных в двончно"кодированной позиционной системе счисления с основа- анием ч 2. В данной системе счисления слагаемые числа А и В изображаются следующим образом:А=а (12) +а ( Г 2)+Ь (42) +Ъ (Х 2) +Ь,(Х 2) . (2) Веса разрядов кода с основанием 645 составляют последовательность степенейоснования16"2, 16, 8 Г 2, 8, 4 Г 2, 4,22, .2, О, 1(3) 50 Из выражения (3) следует, что четные степени являются весами разрядов двоичного кода, а нечетные - весами двоичного кода, умноженными на Г 2, С учетом этого слагаемый (1) и (2) мож но записать:ь- ЬааЯА= 2а 2 - +. а 2 х/2; (4)гПервые члены формул (4) и (5) составляют суммы нечетных разрядов кода,а вторые члены - суммы четных разрядов кода с основанием 12, Несмотряна то, что члены выражений (4) и (5)объединены общим основанием, они независимы один от другого, а это позволяет осуЩествить одновременную независимую параллельную техническуюреализацию операции сложения четныхи нечетных разрядов операндов, пршставленных в кодах с основанием 12,и, таким образом, увеличить быстродействие сумматора.В основу работы последовательногосумматора положено сложение двухмладших (первого и второго) одноименных разрядов в двоичной системе счисления с иррациональным основанием Г 2,которое выполняется согласно табл.1и 2,Таблица 1 в, а. ( ь .) и,О 0 1 1 0 0 Таблица 2П а, Ь О 0 0 1 0 1 1 О 03Сложение одноименных младших разрядов происходит одновременно н, для четных разрядов осуществляется по табл.1- а для нечетных - по табл.2Регистрыи 2 сдвига являются и-разрядными и предназначены длы записи и хранения операндов, поступающих из запоминающего устройства поочередно по шине 18 младшими разрядами вперед, Разрядность регистров 15 и 17 сдвига равна и/2+1, причем в случае суммирования чисел кода с основанием Г 2 регистр 15 сдвига применяется для хранения четных разрядов суммы, а регистр 17 - для хранения нечетных разрядов суммы. В режиме сложения двоичных и-разрядных кодов результат суммирования хранится в последовательно включенных регистрах 15 и 17 сдвига, общая разрядность которых равна и+2.Последовательный сумматор в режиме сложения чисел в коде с иррациональным основанием 2 работает следующим образом.Для приема первого слагаемого А, поступающего по шине 18 поступления операндов и приложенного к первому входу элемента И 3, к второму входу его по входу 19 прилагают сигнал разрешения записи длительностью п тактов (и - разрядность кода с иррациональным основанием), и код первого операнда младшими разрядами вперед поступает в регистр 1 сдвига. Вслед эа операндом А аналогичным образом, но при наличии кода второго операнда В на входе 18 и разрешающего сигнала на входе 20 через элемент И 4 записывается.второе слагаемое в регистр 2 сдвига также младшими разрядами . вперед. Вследствие этого в первых разрядах регистров 1 и 2 сдвига запи сана информация, соответствующая младшим разрядам вторых членов выражений (4) и (5), для представления операндов А и В в коде с иррациональным основанием Ф 2, а во вторых разрядах регистров 1 и 2 сдвига зафиксирована информация младших разрядов пер" вых членов формул (4) и (5) представления операндов. Сложение первых и вторых разрядов регистров 1 и 2 сдвига происходит параллельно и начинается в момент появления сигналов на входах 21 и 22, вследствие чего информация первых и вторых разрядов411734 4 О 5 25 20 35 40 45 50 операндов А и В, пройдя через элементы И 5 и 7, а также элементы И 6 и 8 поступает на первый и второй входы одноразрядных сумматоров 9 и 10,Если на первом и втором входах сумматоров 9 и 10 присутствуют "0" "1" или "1", "0", то на первых выходах (суммы) сумматоров появляются единичные сигналы, которые при наличии разрешающего сигнала на входе 23 проходят через элементы И 13 и 14 и записываются в регистры 15 и 17 сдвига для хранения результата суммирования. На вторых выходах переноса сумматоров 9 и 10 при этом имеются нулевые сигналы. В том случае, когда на первом и втором входах сумматоров 9 и 10 имеются "1", "1", на их вторых выходах переноса появляются единичные сигналы, которые задерживаются элементами 11 и 12 задержки на время поступления в первый и второй разряды регистров 1 и 2 сдвига информации третьего и четвертого разрядов операндов А и В. Смена содержимого первого и второго разрядов регистров 1 и 2 сдвига осуществляется путем сдвига на два разряда вправо операндов А и В вследствие приложения тактовых импульсов.На втором такте суммирования осществляется сложение одноименных(третьего и четвертого) разрядов опе.рандов А и В, информация о которыхпоступает на первый и второй входыодноразрядных сумматоров 9 и 10 приналичии сигналов на входах 21 и 22соответственно разрешения выдачиоперандов и режимов работы, Однако вотличие от первого такта в данном случае на третьих входах сумматоров 9 и 10 могут присутствовать единич 1 ные сигналы переноса, и тогда присутствие единичных сигналов на трех входах сумматоров 9 и 10 вызывает появление единичных сигналов как на пер-.-вых. выходах (суммы), так и на вторыхвыходах (переноса). При этом выходныесигналы первых вьЫодов как вторыеразряды результатов суммы четных инечетных разрядов записываются в ре"гистры 15 и 17 сдвига при наличииразрешающего сигнала на входе 23, асигналы переноса задерживаются злементами 11 и 12 задержки и принимают участие в работе одноразрядных сумматоров 9 и 10 в третьем такте сум 1411734мирования, когда в первом и второмразрядах регистров 1 и 2 сдвига находится информация о пятом и шестомразрядах операндов А и В.Процесс суммирования в последующих тактах аналогичен рассмотренномуИсключение составляет последний тактв котором единичный сигнал присутствует только на третьем входе сумматоров 9 и О, что обусловлено сигналом переноса. Для сложения двух иразрядных (и четное) кодов с иррациональным основанием 2 необходимопроизвести и/2 сдвигов чисел А и Вии выполнить "+ тактов суммирования(1-й такт суммирования выполняетсябез сдвига), При сложении и-разрядных операндов А и В, представленныхдвоичным кодом, в работе участвуютэлементы И 3 - 5,и 13, регистры1,2,15 и 17 сдвига, одноразрядныйсумматор 9, элемент 11 задержки иэлемент ИЛИ 16, В данном режиме. сигнал на входе 22 отсутствует. Суммирование осуществляется, как и в расмотренном ранее случае, по тактам.о операнды А и В сдвигаются на одиназряд вправо и для полного суммироания чисел необходимо выполнить идвигов регистров 1 и 2 и и+1 тактуммирования,Операнды А и В записываются поседовательно младшими разрядами впеед в регистры 1 и 2 сдвига, а реультат сложения чисел фиксируется воследовательно соединенных черезэлемент ИЛИ 16 регистрах 15 и 17Сдвига и также поступает младшими.,азрядами вперед. Вследствие того,то общая сумма разрядов регистров5 и 17 ранна и+2, то для расположейия младшего разряда результата ввпервом разряде регистра 17 сдвигаследует произвести сдвиг информациизаписанной в регистрах 15 и 17, наЮдин разряд вправо.Ф о р м у л а изобретения О 15 20 Последовательный сумматор, содеращий с первого по пятый элементы И, первый одноразрядный сумматор, пер" алый элемент задержки, первый, второй И третий регистры сдвига, входы перВого и второго регистров сцвига соединены с выходами первого и второго 25 30 35 40 45 50 55 элементов И, соответственно, первые входы которых объединены и подсоединены к входу разрешения приема операндов сумматора, а их вторые входы связаны соответственно с входами при" ема первого и второго операндов, к первым выходам первого и второго регистров сдвига подключены первые входы третьего и четвертого элементов Исоответственно, вторые входы которых соединены с входом разрешения выдачи , операндов сумматора, а выходы третьего и четвертого элементов И подсоединены соответственно к первому и второму входам первого одноразрядного сумматора, с входом переноса которого через первый элемент задержки связан выход переноса первого сумматора, а его выход суммы подключен кпервому входу пятого элемента И, второй вход которого соединен с входомразрешения записи суммы, вход третьего регистра сдвига соединен с выходом пятого элемента И, о т л и ч а -ю щ и й с я тем, что, с целью расширения функциональных возможностейза счет сложения чисел в кодах с иррациональным основанием 2, в неговведены четвертый регистр, шестой,седьмой и восьмой элементы И, элемент ИЛИ, второй элемент задержки ивторой одноразрядный сумматор, первый и второй входы которого подсоединены соответственно к выходам шестого и седьмого элементов И, первыевходы которых соединены с вторыми вы"ходами первого и второго регистровсдвига соответственно, вторые входышестого и седьмого элементов И подсоединены к входу разрешения выдачиоперандов сумматора, а их третьивходы и третий вход восьмого элемента И связаны с входом режимов работы сумматора, первый и второй входывосьмого элемента И подключены соответственно к входу записи суммы сумматора и выходу суммы второго одноразрядного сумматора, выход переносакоторого через второй элемент задерж"ки подсоединен к входу переноса второго одноразрядного сумматора, а выход восьмого элемента И через элементИЛИ соединен с входом четвертого регистра сдвига, к которому через элемент ИЛИ подсоединен также выходтретьего регистра сдвига,