Устройство для умножения

(57) Изобретениелительной техникепольэовано при коэнакораэрядных чи ЖЕНИЯ я к вычисбыть исй обработк воляющей ос четыре зна ра 39-42 сил 2 т мож соо бл. вейер ел, п СУДАРСТВЕННЫЙ КОМИТЕТ СССРО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ(71) Институт проблем моделв энергетике АН УССР(56) Авторское свидетельство СССВф 1256016, кл. 6 06 Р 7 /49, 1984Авторское свидетельство СССРР 1013946, кл. 6 06 Р 7/49, 981 представлять операнды и получать результат их обработки последовательно старшими разрядами вперед. Целью изобретения является повышение быстродействия, Поставленная цель достигается тем, что в устройство для умножения, содержащее два элемента 1,2 задержки, знакоразрядный сумматор 3, группу операционных модулей 4, содержащих каждый по шесть триггеров 6-11, четыре элемента И-ИЛИ 12-15 задержки, дополнительно тыре элемента НЕ 35-38, . операционный модуль - по ораэрядных полусумматответствующими связями10 В к аждом модуле 4 с едь мой в ход 27 соединен через элемент 5 задержки с тактирующими входами третьего 8 и четвертого 9 триггеров модуля 4 и с первым выходом 28 модуля 4, Инфор мационные входы первого 6 и второго 7 триггеров соединены соответственно с первым 18 и вторым 19 входами модуля 4. Прямой выход первого триггера 6 соединен с первыми входами 40 первых групп первого 12 и второго 13 элементов И-ИЛИ, первые входы вторых групп которых соединены с прямым выходом второго триггера 7, Прямой выход третьего триггера 8 соединен с д первыми входами первых групп третьего 14.и четвертого 15 элементов И-ИЛИ, первые входы вторых групп которых соединены с прямым выходом четвертого триггера 9,Первый вход 18 модуля соединен с вторым входом первой группы третьепо элемента И-ИЛИ 14 и с вторым входом второй группы четвертого элементаИ-ИЛИ 15. Второй вход 19 модуля сое 55 динен о вторым входом второй группы третьего элемента И-ИЛИ 14 и с вторым входомпервой группы четвертого элемента И-ИЛИ 15, Выходы пятого 10 Изобретение относится к вычисли,тельной технике и может быть исполь"зовано при конвейерной поразряднойобработке операндов, представленных5в избыточной знакоразрядной системесчисления (ИЗСС) с 1,0,1.Цель изобретения - повьппение быстродействия.На чертеже представлена схемаустройства для умножения,Устройство содержит первый 1 ивторой 2 элементы задержки, знако-разрядный сумматор 3, операционныемодули 4, каждый из.которых содержит элемент 5 задержки, шесть триггеров. 6 " 11, четыре элемента И-ИЛИ12 - 15, Причем первый 16 и второй17 входы множимого устройства соединены соответственно с первыми 18 и . вторыми 19 входами модулей 4, первый20 и второй 21 входы множителя устройства соединены соответственно стретьими 2" и четвертыми 23 входами модулей 4 ичерез элементы 1 и 2 за держи соответственно с пятым 24 и шестым 25 входами модулей 4, вход .26 запуска устройства соединен.сседьмым входом 2 модуля 4 старшего разряда. 30 и шестого 11 триггеров соединенысоответственно с вторым 29 и третьим30 выходами модуля 4. Первый выход28 модуля 4 каждого разряда, начиная со старшего, соединен с седьмымвходом 27 модуля 4 разряда, младшего на единицу. Второй 29 и третий30 выходы модуля 4 каждого разряда,кроме старшего, соединены соответственно с восьмым 31 и девятым 32входами модуля, 4 разряда, следующего по старшинству,Второй 29, третий 30, четвертый33 и пятый 34 выходы модуля 4 стар"шего разряда соединены соответственно с первым, вторым, третьим и четвертым входами знакоразрядногосумматора 3, выходы которого являются выходами устройства. Восьмой 31 и девятый 32 входы модуля 4 старшего разря-да соединены с входом нулевого потенциала устройства.Кроме того, устройство содержит,четыре элемента НЕ 35 - 38, а в каждом модул" 4 по четыре знакоразрядных полусумматора 39 - 42, причемвходы первого 35, второго 36, третьего. 37 и четвертого 38 элементов 1 Йсоединены соответственно с первыми18, вторыми 19, третьйми 22 и четвертыми 23 входами модулей 4, а выходы - соответственно с десятыми 43,одиннадцатыми 44, двенадцатыми 45 итринадцатыми 46 входами модулей 4,Шестой 47 и седьмой 48 выходы моду"ля .4 старшего разряда соединены со"ответственно с, пятым и шестым вхо-.дами знакоразрядного сумматора 3.Четвертый 33, пятый 34, шестой 47 иседьмой 48 выходы модуля 4 каждогоразряда соединены соответственно счетырнадцатым, пятнадцатым, шестнадцатым и семнадцатым входами 49 -г ъэ 2 модуля 4 следующего по стар "шинству разряда. Четырнадцатый, пят",надцаый, шестнадцатый и семнадцатый входы 49 - 52 соответственно модуля 4 младшего разряда соединены свходом нулевого потенциала устройства,Причем в модуле 4.тактирующие вх(ды первого 6 и второго 7 триггеровсоединены с седьмым входом 27 модуля 4. Инверсный выход первого триг-гера 6 соединен. с вторыми входамивторых групп первого 12 и второго13 элементов. И-ИЛИ, инверсный выходвторого триггера 7 - с вторыми вхо 141173350 дами первых групп первого 12 и второго 13 элементов И-ИЛИ, инверсный выход третьего триггера 8 - с третьими входами вторых групп третьего 14 и четвертого 15 элементов И-ИЛИ, ин 5 версный выход четвертого триггера9 - с третьими входами первых групп третьего 14 и четвертого 15 элементов И-ИЛИ. Третьи входы первой группы первого элемента И-ИЛИ 12 и второй группы второго элемента И-ИЛИ 13 соединены с третьим входом 22 модуля 4, четвертый вход 23 которого сое- . динен с третьими входами второй группы первого элемента И-ИЛИ 12 и первой группы второго элемента И-ИЛИ 13, Четвертые входы второй группы первого элемента И-ИЛИ 12 и первой группы второго элемента И-ИЛИ 13 соединены с двенадцатым входом 45 модуля 4, тринадцатый вход 46 которого соединен с четвертыми входами первой группы первого элемента И-ИЛИ 12 и второй группы второго элемента И-ИЛИ 13. Десятый вход 43 модуля 4 соединен с четвертыми входами второй группы третьего элемента И-ИЛИ 14 и первой. группы четвертого элемента И-ИЛИ 15, одиннадцатый вход 44 модуля 4 - с четвертыми входами первой группы третьего элемента И-ИЛИ 14 и второй группы четвертого элемента И-ИЛИ 15.Информационные входы третьего 8 и четвертого 9 триггеров модуля 4 соединены соответственно с пятым 24 и. 35 шестым 25 входами модуля 4. Первый, второй и третий входы первого знако" разрядного полусумматора 39 соединены с выходами соответственно первого, второго и.третьего элементов И-ИЛИ 12 - 14, а первый, второй и третий входы второго знакоразрядного полусумматора 40 - соответственно свыходом четвертого элемента И-ИЛИ 15,восьмым 31 и девятым 32 входами мо 45дуля 4. Первые выходы первого 30 ивторого 40 знакоразрядного полусумматоров соединены соответственно счетвертым и пятым 34 выходами модуля 4. Первый, второй и третий входытретьего знакоразрядного полусумматора 41 соединены соответственно с вторыми выходами первого 39 и второго 40 знакоразрядных полусумматорови четырнадцатым входом 49 модуля 4. 55 Первый выход третьего знакоразрядного полусумматора 41 соединен с шестым выходом 47 модуля 4, а первый,второй и третий входы четвертого знакоразрядного полусумматора 42 - соответственно с вторым выходом третьего знакоразрядного полусумматора 41,пятнадцатым 50 и шестнадцатым 51 входами модуля 4. Первый выход четвертого знакоразрядного полусумматора42 соединен с седьмым выходом 48 модуля, второй выход четвертого знакоразрядного полусумматора 42 - с информационным входом пятого триггера 1 О. Семнадцатый вход 52 модуля 4соединен с информационным входомшестого триггера 11,Элементы 1, 2 и 5 задержки выполняют задержку на один такт.Устройство работает следующим образом,По первым входам множимого 16 имножителя 20 поступают положительные коды разрядов знакоразрядных операндов, по вторым входам 17 и 21отрицательные (коды множимого А имножителя В), последовательно разрядза разрядом, начиная со старшего.Результат на выходах устройстваполучается также последовательнымзнакоразрядным кодом, начиная состаршего разряда. Задержка, вносимая устройством - три такта, С входа 26 устройства на тактирующие входы триггеров 6 и 7 модуля 4 старшего(первого) разряда поступает импульс,определяющий занесение в первом такте старшего разряда множимого А наинформационные входы триггеров 6 и 7всех модулей поступают текущие значения положительных и отрицательныхразрядов множимого, Далее, проходяпо цепи, состоящей из последовательно включенных элементов 5 потактнойзадержки всех модулей, единичный импульс разрешает поочередное занесе"ние разрядов множимого в триггеры 6и 7 модулей соответствующих разрядов.На тактирующие входы триггеров 8и 9 модулей 4 старшего разряда управляющий сигнал йоступает во втором такте (с выхода элемента 5 задержки модуля). На информационныевходы триггеров 8 и 9 модулей всехразрядов последовательный код множителя В поступает задержанным наодин такт элементами 1 и 2 задержки, Таким образом, первый разрядмножимого записывается в триггеры6 и 7 модуля первого разряда на411733 Таблица 1 Число Х Знакораэрядноепредставление Х 0(1) 1 0 Х 0(1) 0 1 1 О При знакораэрядном кодировании выражение (1) принимает вид:5(2) Знакоразрядное представление чисел, характеризуемое ограниченной 25 глубиной переноса при суммировании,позволяет поразрядную обработку при умножении согласно выражению (2) выполнять на одинаковых модулях 4. При этом члены (А В)и (А В)1 поступают в качестве первого и второго слагаемого выражения (2) на входы 31 и 32 модуля 1-го разряда с вьиодов 29 и 30 модуля 4 ( + 1)-го (младшего на единицу) разряда. Слагаемые (а;Ьг) , (аЬ ) , (атЬ)+ и (а Ь,)" формируются на выходах соответственно первого, второго, третьего и четвертого элементов И-ИЛИ 12 - 15 модуля 4 согласно выражениям(а. Ь 1) = а+. Ьа Ьь дуля 4 младшего разряда двух знако"разрядных .переносов Р,в и Р- натретьем 41 и четвертом 42 знакораз" 50 рядных полусумматорах модуля 4.Полусумматоры 39 и 41 формируютзначения положительного переноса Р иотрицательной суммы 2 при двух положительных х+, у+ и одном отрицательном х слагаемых, а энакоразрядные полусумматоры 40 и 42 производят формирование отрицательного переноса Р и положительной суммы 2при двух отрицательньи х , у и одпервом такте работы устройства, а первый разряд множителя - в триггеры 8 и 9 модуля первого разряда на втором такте, тогда же, когда и второй разряд множимого в соответствующие триггеры модуля второго разряда и т,д. Такая организация занесения позволяет, преобразовывая последовательный код операндов в па-, раллельный и запоминая его в триггерах 5 - 8, формировать значения а и Ь;, соответствующие состояниям триггеров 6 - 9 модуля -го разряда, позволяющие процедуру умножения поразрядно поступающих операндов свести к поразрядному суммированию в соответствии с выражением:(младшего) разряда впредшествующем тактеТ - 1юат, Ьт - текущие значения разрядов множимого и множителя (в такте Т);а;, Ь; - состояния триггеровмножимого и множителяв текущем такте Т.При энакоразрядном кодировании в двоичной системе счисления с цифрами 1, О, 1 каждый разряд числа представляется совокупностью положительной и отрицательной частей в соответствии с табл. 1. Члены с черточкой наверху - инверс ные значения соответствующих сигналов, получаемые для текущих значений а и Ь. с выходов элементов НЕ 35 - 38, для сигналов а; и Ъ; - с инверсных выходов соответствующих триггеров,Суммирование трех знакораэрядных чисел согласно выражению (2) производится параллельно на первом 39 и втором 40 знакоразрядных полу- сумматорах модуля 4, а формирование разряда с учетом поступающих иэ моа; Ь. а+,Ь 1 (3) ч а,. Ь а+ Ь; (4) -Ча Ь+ а+ Ь1 (5) ч а Ь+ а+Ь;, (6)1411733 Входы Выходы хф/х у+/у х /х+ Р+/Р К И 10 О О О О 1 О. О О О О 1 О 1 1 О О О 1 15 О О О 20 О 1 О О 1 1 55 7ном .положительном хф слагаемых (см. табл. 2). Т а б л иц а 1Математические знаки переменных, соответствующие входным и выходным сигналам знакоразрядных полусумма- . 30 торов, показань на чертеже.ФСигналы выходных переносов Р 1 Р знакоразрядных полусумматоров 39 - 42 модуля 4 поступают на выходы модуля 4 для использования их в качестве входных сигналов Р 1Р в модуле следующего по старшинству разряда Положительное и отрицательное значения -га разряда, сформированные на втором выходе четвертого зна коразрядного полусумматора 42 и на семнадцатом входе 52 модуля 4 по истечение времени, необходимого для работы полусумматоров модуля 4, в текУшем такте по синхРоимпУльсУ Гт 45 заносятся в триггеры 1 О и 11, Сигналы с выходов триггеров 10 и 11 модуля 4 старшего разряда, а также сигналы выходных переносов модуля 4 старшего разряда поступают на вход 50 трехвходового последовательного знакоразрядного сумматора 3 который формирует разряд за разрядом результат вычислений. Задержка, вносимая трехвходовым последовательным знакоразрядным сумматором, - два такта.Дополнительный положительный эффект изобретения заключается в расширении области применения эа счет однородности устройСтва и воэможности использования кодировки нулевогозначения разряда совокупностью единичных сигналов положительной и отрицательной частей.141 733 10 Редактор В, Петраш еаееметшюшЗаказ 3655/44 Тираж 704 ПодписноеВНИИПИ Государственного комитета СССРпо делам изобретений и открытий113035, Москва, Ж, Раущская наб., д, 4/5 Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 рой группы четвертого элемента И-ИЛИ, информационный вход второго триггера соединен с вторым входом второй группы третьего элемента И-ИЛИ и вторым5входом первой группы четвертого элемента И-ИЛИ о т л и ч а ю щ е е с яФ тем, что, с целью повышения быстро,действия, оно содержит четыре элемента НЕ, а каждый операционный модуль ,содержит четыре знакоразрядных полу- , сумматора, причем первый и второй входы множимоГо первый и второй входы множителя устройства соединены соответственно с входами элементов НЕ с пер вого по четвертый, первые выходы зна,коразрядных полусумМаторов с первого по четвертый операционного модуля старшего разряда соединены соответственно с входами с третьего по шестой знакоразрядного сумматора, выходы пятого и шестого триггеров, первые выходы знакоразрядных полусумматоров с первого по четвертый (1 + 1)-го операционного модуля сое инены соответственно с первым и торым входами второго знакоразрядюго полусумматора, с первым вхоом третьего знакоразрядного полуумматора, с первым и вторым входаи четвертого знакоразрядного полуумматора и с информационным входоместого триггера к-го операционного . одуля, первый и второй входы второо знакоразрядного полусумматора, первый вход третьего знакоразрядного35олусумматора, первый и второй вхоы четвертого знакоразрядного полуумиатора и информационный вход шестого триггера п-го операционного мо 40 уля соединены с входом нулевого поенщиала устройства, первый и второй входи множителя устройства соединеы соответственно с вторыми входами Первой и второй групп первого эле 45 Мента И-ИЛИ каждого операционного Модуля, выходы элементов И с первого го четвертый соединены соответственНо с третьим входом второй группы третьего элемента И в И, с третьим Оходом первой группы третьего эле 50 Составитель А, КлТехред М. Ходанич мента И-ИЛИ, с третьим входом второй группы первого элемента И-ИЛИ и с третьим входом первой группы первого элемента И-ИЛИ каждого операционного модуля, причем в операционном модуле вход элемента задержки соединен с тактирующими входами первого и второго триггеров, второй и третий входы первой группы первого элемента И-ИЛИ соединены соответственно с вторым и третьим входами второй группы второго элемента И-ИЛИ, второй и третий входы второй группы первого элемента И-ИЛИ соединены соответственно с вторым и третьим входами первой группы второго элемента И-ИЛИ, третьи входы первой и второй групп третьего элемента И-ИЛИ соединены соответственно с третьими входами второй и первой групп четвертого элемента И-ИЛИ, инверсный выход первого триггера соединен с четвертыми входами вторых групп первого и второго эле-. ментов И-ИЛИ, инверсный выход второго триггера соединен с четвертыми входами первых групп первого и вто- . рого элементов И-ИЛИ, инверсный выход третьего триггера соединен с четвертыми входами вторых групп третьего и четвертого элементов И-ИЛИ, инверсный выход четвертого триггера соединен с четвертыми входами первых групп третьего и четвертого элементов И-ИЛИ, первый, второй и третий входы первого знакоразрядного полусумматора соединены с выходами соответственно первого, второго и третьего элементов И-ИЛИ, третий вход второго знакоразрядного полусумматора соединен с выходом четвертого элемента И-ИЛИ, вто" рой и третий входы третьего знакоразрядного полусумматора соединены соответственно с вторыми выходами первого и второго знакоразрядных полусумматоров, второй выход третьего знакоразрядного полусумматора соединен с третьим входом четвертого знакоразрядного полусумматора, второй выход которого соединен с информационным входом пятого триггера.юевКорректор Л, Пилипенко