Запоминающее устройство с коррекцией информации

(50 4 С 11 С 29 00 ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ сг,:, ,(2) 4165026/24-24(56) Авторское свидетельство СССРУ 849304, кл. С 11 С 29/00, 1974,Авторское свидетельство СССРФ 809400, кл. С 11 С 29/00, 1974. личения разрядности адресного кода,Запоминающее устройство содержитблок постоянной памяти, блок полупостоянной памяти (ППЗУ), блок начальных адресов, шифратор, коммутатор адреса, коммутатор данных, распределитель импульсов, элемент ИЛИ итриггер, Цель изобретения достигается тем, что в блоке начальных адресов набираются начальные адреса массивов, по каждому иэ которых в ППЗУпо соответствуъ,дим адресам заранеезаписаны "1" в дополнительном разряде и адрес следующего обращения кППЗУ. В результате информация по следующему адресу будет скорректирована несмотря на то, что этот адрес будет не совпадать с зафиксированнымив блоке начальных адресов. Записанное в дополнительном разряде ППЗУколичество "1" определяется объемомкорректируемого массива. 2 ил.1(57) Изобретение относится к вычислительной технике и может быть использовано при построении управляющей памяти ЦВМ. Целью изобретенияявляется расширение области применения устройства за счет коррекции массивов слов с программными адресаминачала и конца и увеличения информационной емкости устройства беэ увеОПИСАНИЕ ИЗОБРЕТЕНИЯц/ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУИзобретение относится к вычислительной технике и может быть исполь.эовано при построении управляющей памяти ЦВМ,Целью изобретения является расширение области применения устройстваэа счет коррекции массивов слов спроизвольными адресами начала и конца и увеличения информационной емкости устройства без увеличения разрядности адресного кода.На фиг.1 приведена схема запоминающего устройства; на фиг.2 - схемаблока начальных адресов. 5Запоминающее устройство (фиг.1)содержит. блок 1 цачальных адресов,шифратор 2, первый элемент НЕ 3, коммутатор 4 данных, блок 5 полупостоянной памяти (ППЗУ), элемент ИЛИ 6, 20первый элемент И 7, второй элементНЕ 8, второй элемент И 9, блок 10постоянной памяти (ПЗУ), триггер 11,элемент И-ИЛИ 12, адресные входы 13,вход 14 запуска, вход 15 начальной 25установки,Блок 1 начальных адресов (фиг.2)содержит и дешифраторов 16, соединенных с адресными входами 13, ш элементов И 17, элемент ИЛИ 18, причем один 30иэ выходов каждого дешифратора 16 со.единен с одним из входов элементовИ 17, выходы которых подключены квходу шифратора 2 и входам элементаИЛИ 18. Код адреса, поступающий ца35блок начальных адресов, разбиваетсяна п групп разрядов, каждая группадешифрируется своим дешифратором 16,один из выходов каждого дешифраторав соответствии с кодом начального ад. 40реса корректируемого массива соединяется с входом элементов И 17 (число этих элементов щ равно максимально возможному числу начальных адресов)45Элементы НЕ 3 и И-ИЛИ 12 (фиг1)представляют собой коммутатор 19 адреса, а элементы 7 - 9 - распределитель 20 импульсов,Устройство в режиме коррекции работает следующим образом.50При корректировке одиночных словв блоке 1 начальных адресов перемычками набираются коды адресов этихслов. До появления сигнала "Корр.1"на выходе элемента ИЛИ 18 устройствоработает как обычное ПЗУ, т.е. наблок ПЗУ 10 поступают код адреса исигналы запуска, а читанные сигналы поступают на выход устройства. В случае обнаружения блокомначальныхадресов одного из адресов корректируемых слов шифратор 2 преобразует этотадрес в новый адрес блока ППЗУ 5, покоторому заранее записана скорректированная информация и, например,"0" в дополнительном разряде. По сигналу "Корр.1" на блок ППЗУ 5 поступает ширрированный адрес и сигнал запуска, считанная информация с ППЗУ 5поступает на выход устрой ства.При поступлении на устройство следующего адреса (отличающегося от адресов корректируемых слов) сигнал"Корр." прекращается и выбор числапроисходит опять из блока ПЗУ 10.При корректировке массивов или приувеличении объема памяти запоминающего устройства в блоке 1 начальныхадресов набираются начальные адресамассивов, по каждому из которых вблоке ПЧЗУ 5 по соответствующим шифрировацным адресам заранее записаныадрес следующего обращения к ППЗУ 5и " в дополнительном разряде(" Корр 2"), свидетельствующая присчитывании о том, что следующий адрес, хотя код этого адреса и не набран в блоке 1 начальных адресов,должен быть скорректирован. При поступлении на адресный вход 13 устройства адреса, совпадающего с однимиэ набранных начальных адресов массивов, аналогично коррекции одиночного слова, происходит считывание изППЗУ 5, При этом сигнал "Корр.2" дей.ствует так же, как и сигнал "Корр,",за исключением того, что код адресаца ППЗУ 5 поступает с шины 13 адреса,11 11 в дополнительном разряде к ор р ектир ов а нных чисел массива должна бытьзаписана столько р а э , каковобъем корректируемого массива , впоследнем слове массива допол нительный разряд ПП ЗУ 5 содержит "0 " . По сле окончания сигнала " Корр . 2 " последующая выборка п рои сходит и з блокаПЗУ О,Увеличение объема запоминающего устройства в 2 раза происходит эа счет того, что одни и те же коды адресов используются дважды: как для ПЗУ 10 без признака вторичной коррекции, так и для ППЗУ 5 с признаком вторичной коррекции. При использовании нескольких (1) дополнительных разрядоввозможно увеличение объема памяти в21 раз.Устройство работает следующим образом.Сначала по входу 15 на вход блока5ППЗУ 5 приходит сигнал начальнойустановки, который обнуляет его регистр числа и поэтому с первого выхода этого блока на второй вход элемен Ота ИЛИ 6 поступает сигнал "0" (отсутствие признака вторичной коррекции),Далее устройство работает до появления на выходе блока 1 начальных адресов сигнала "Корр1" как обычноеПЗУ, т.е. коды адреса поступают наблок ПЗУ 10 по входам 13 адреса, аимпульс на вход 14 запуска - черезоткрытый элемент И 9. Коды чисел свыхода блока ПЗУ 10 через коммутатор 204 данных поступают на выход устройст"ва (триггер 11 предварительно устанавливается в "О" импульсом запуска).В случае обнаружения блоком 1 начальных адресов одного из начальных 25адресов сигнал "Корр,1" открываетпервый элемнт И элементов И-ИЛИ 12,закрывает через элемент НЕ 3 второйэлемент И элементов И-ИЛИ 12, черезэлемент ИЛИ 6 открывает элемент И 7и через элементы ИЛИ 6 и НЕ 8 закрывает элемент И 9 и устанавливаеттриггер 11 в положение "1",Таким образом, на блок ППЗУ 5 пос"тупает импульс на вход 14 запуска через открытый элемент И 7 и шифрованный код адреса с выхода шифратора 2через элемент И-ИЛИ 12Считываемаяиз ППЗУ информация поступает черезкоммутатор 4 на выход устройстваЕсли необходимо скорректировать иследующее слово, то в специальном дополнительном разряде ППЗУ 5 записывается, например, 1", свидетельствующая при считывании о том, что следующий адрес, хотя код этого адресаи не набран в блоке начальных адресов, должен быть скорректирован. Эта"Корр.", за исключением того, чтокод адреса на ППЗУ 5 поступает с входов 13 адреса. Таким образом, "1"должна быть записана столько раз, каков объем корректируемого массива. Впоследнем слове массива в дополнительный разряд ППЗУ 5. записывается"0", и следующий импульс на вход 14запуска поступает на ПЗУ 10 и сбрасывает триггер 11 в "0". При этом вновь считывается информация из ПЗУ и через коммутатор 4 данных поступает на выход. формула изобретенияЗапоминающее устройство с коррекцией информации, содержащее блок постоянной памяти, адресные входы которого являются одноименными входами блока устройства и соединены с входами начальных адресов, выходы кода совпарения которого подключены к входам шифратора, блок полупостоянной памяти и коммутатор данных, выходы которого являются информационными выходами устройства, о т л и ч а ю - щ е е с я тем, что, с целью расширения области применения устройства засчет коррекции массивов слов с произвольными адресами начала и конца и увеличения информационной емкости устройства без увеличения разрядности адресного кода, в устройство введены коммутатор адреса, элемент ИЛИ, распределитель импульсов и триггер, причем информационные входы первой и второй групп коммутатора адреса соединены соответственно с выходами шифратора и адресными входами устройства, выход признака совпадения блока начальных адресов подключен к Я-входу триггера, первому входу элемента ИЛИ и управляющему входу коммутатора адреса, выходы которого соединены с адресными входами блока полупостоянной . памяти, выход дополнительного Разряда и вход выборки которого подключены соответственно к второму входу элемента ИЛИ и к первому выходу распределителя импульсов, импульсный вход которого является входом запуска устройства, а управляющий вход и второй выход соединены соответственно с выходом элемента ИЛИ и К-входом триггера, прямой и инверсный выходы которого подключены к управляющим входам коммутатора данных, информационные входы первой и второй групп которого соединены соответственно с выходами основных разрядов блока полупостоянной памяти и выходами блока постоянной памяти, вход выборки которого подключен к второму выходу распределителя импульсов, вход начальной установки блока полупостоянной памяти является одноименным входом устройства.