Запоминающее устройство

)4 С 11 С 11/О ОСУДАРСТВЕННЫЙ КОМИТЕТ СССРО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ ОПИСАНИЕ ИЗОБРЕТЕН А ВТОРСНОМЪ/ СВИДЕТЕЛЬСТВ личение полезн ения является ло емы и ред. 51, 9 ССР 1982.(57) Изобретение относится к вычислительной технике и может быть использовано для построения многопороговыхзапоминающих устройств, Целью изоб(21) 387 (22) 03. (46) 23. (72) В.П (53) 681 (56) Мул параллел Ф.ЭнслоуАвтор У 947866 852/24-244.851.87. Вюл. Ф 3Невский и В.И,Агиб327(088,8)типроцессорные сисные вычисления. По- М,: Мир, 1976, ское свидетельствокл. С 06 Р 13/06,информационной емкости устройстваУстройство содержит блоки памяти, адресные коммутаторы, сумматор, коммутаторы операндов, коммутаторы и регистры дескрипторов, первый и второйдешифраторы, триггер управления записью, В каждом такте работы устройства обеспечивается одновременное бесконфликтное обращение по трем адресам: первому и второму адресам чтения и адресу записи. В каждом тактезапись результатов предыдушей операции происходит лишь в один из незанятых чтением блоков памяти. 1 табл.1 ил.1285539 Д 2 Запись информации произ 40водится вблоке ТУ Д 1 2.2 5 0 0 2.1 О 2,4 0 50 0 0 2 3 Изобретение относится к вычислительной технике и может быть испольэовано для построения многопороговыхзапоминающих устройств,Цель изобретения - увеличение полезной информационной емкости устройства.На чертеже приведена схема запоминающего устройства.Устройство содержит адресные коммутаторы 1.1-1.4, блоки 2, 1-2.4 памяти, сумматор 3, первый 4 и второй5 коммутаторы операндов, регистр 6первого и регистр 7 второго дескрипторов, первый дешифратор 8, первый9 и второй 10 коммутаторы дескрипторов, второй дешифратор 11, триггер12 управления записью, адресныевходы чтения 13 и 14 и записи 15устройства. Регистр 6 служит для хра Онения первого дескриптора (Д 1), регистр 7 - для хранения второго дескриптора (Д 2). Триггер управления записью (ТУ) со счетным входом - в каждом такте записи значение сигнала на25его выходе изменяется на противоположное. Дескрипторы Д 1 и Д 2 имеютследующий смысл (для каждого адресаЗУ дескрипторы указывают): О - информация находится в блоке 2.1; Д 1 = 1информация находитсяв блоке 2.2;Д 2 = 0 - информация находится в блоке 2,3," 1 - информация находится вблоке 2.4,Дешифратор 11 формирует сигналы, 35управляющие записью по правилу, представленному в таблице. Устройство рабогает слелующнм образом,В каждом такте по входам 13-15одновременно выдаются два адресачтения и адрес записи, По адресамчтения производится выборка двух дескрипторов Д 1 и Д 2 на выходах коммутаторов 9 и 10, определяющих размещение информации в запоминающих блоках.Эти дескрипторы воздействуют на управляющие входы коммутаторов 1.1-1.4,где обеспечивают передачу адресовчтения на соответствующие запоминающие блоки, и на управляющие входыкоммутаторов 4 и 5, где обеспечивают наличие считанной по первому адресу информации на выходе коммутатора 4, а информации, считанной повторому адресу - на выходе коммутатора 5. Одновременно значение дескрипторов Д 1, Д 2 и сигнал с выхода триггера управления записью поступаютна вход дешифратора 11, Управляющийсигнал с выхода дешифратора 11 поступает на управляющие входы коммутаторов 1.1-1,4, где определяет на какойиз запоминающих блоков передаетсяадрес записи и на управляющие входызапоминающих блоков, где определяетза. какой блок должна быть принята записываемая информация, Очевидно, чтоструктура устройства исключает конфликтные обращения к блокам 2. 1-2.4памяти, Результаты предыдущей операции записываются только в один иззапоминающих блоков, не занятых чтением. П р и м е р , Пусть первому адресу чтения соответствует дескриптор Д 1 = 10, второму Д 2 = 1, Полагаем, что в данном такте сигнал на выходе триггера управления записью ТУ = О. Дескрипторы указывают, что первый операнд находится в блоке 2,1, а второй - в блоке 2,4, На выходе дешифратора 11 Формируется управляющий сигнал, определяющий, что запись должна быть произведена в запоминающий блок 2,2. Дескриптор Д 1 обеспечивает прохождение первого адреса чтения через коммутатор 1,1 на блок 2.1, а информации, считанной по данному адресу в блоке 2.1, через коммутатор 4 на первый вход сумматора. Дескриптор Д 2 обеспечивает прохождение второго адреса чтения через коммутатор 1.4 на блок 2,4, а информации, считанной по этому адресу в блоке 2,4, че 3 1285539 4реэ коммутатор 5 на второй вход сумматора, Одновременно с этим управляющий сигнал с выхода дешифратора 11 обеспечивает прохождение адреса записи черезкоммутатор 1.2 на блок 5 2,2 и прием результата предыдущей операции с выхода сумматора на запоминающий блок 2.2 для записи.В следующем такте состояние дескрипторов может остаться беэ измене-ния, но обязательно изменяется значение сигнала на выходе триггера управления записью. В этом случае новые адреса чтения принимаются: первый - в блок 2, 1, второй - в блок 2.4. Опе ранды, считанные по новым адресам, через коммутаторы 4 и 5 передаются на входы сумматора, Поскольку состояние триггера управления изменилось: ТУ = 1, то адрес записи результата 2 О операции, выполненной в предыдущем такте, принимается в запоминающий блок 2.3.Таким образом в каждом такте обеспечивается одновременное обращение по. трем адресам: первому и второму адресам чтения и адресу записи, В каждом такте запись результатов предыдущей операций происходит лишь в один из незанятых чтением запоминающих блоков.Формула изобретенияЗапоминающее устройство, содержащее блоки памяти, адресные входы которых подключены к выходам соответствующих адресных коммутаторов, информационные входы соединены с выходами сумматора, входы которого подключены к выходам первого и второго коммутаторов операндов, информационные входы которых соединены с выходами соответствующих блоков памяти, ауправляющие входы подключены к однимуправляющим входам адресных коммутаторов и выходам коммутаторов первого и второго дескрипторов, входыпервой группы которых соединены с выходами соответствующих регистров дескрипторов, входы второй группы коммутатора первого дескриптора соединены с информационными входами первой группы одних адресных коммутаторов и являются одними адресными входами чтения устройства, входы второй,группы коммутатора второго дескриптора подключены к информационным входампервой группы других адресных коммутаторов и являются другими адреснымивходами чтения устройства, информационные входы второй группы адресныхкоммутаторов являются адресными входами записи устройства и соединены свходами первого дешифратора, выходыкоторого подключены к входам регистров дескрипторов, о т л и ч а ю щ ее с я тем, что, с целью увеличенияполезной информационной емкости устройства, в него введены триггер управления записью и второй дешифратор,причем счетный вход триггера управления записью подключен к одному изадресных входов записи устройства, авыход соединен с первым входом второго дешифратора, второй и третийвходы которого подключены к выходамкоммутаторов первого и второго дескрипторов, а выходы соединены с входами записи и другими управляющимивходами соответствующих блоков памяти и адресных коммутаторов.1285539 Составитель О.Исаеишкина Техред Л.Олейник Корректор едакто охман аж 589енного комитета СССРтений и открытий-35, Раушская наб., д. 4 Подписн Производственно-полиграфи каз 7532/54 Ти ВНИИПИ Государст по делам изобр 113035, Москва, е предприятие жгород ул, Проект