Преобразователь двоично-десятичного кода в двоичный

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСНИРЕСПУБЛИК А 1 03 М 7 ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ.У 798 юл, У 2диотехнический инсти(54) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНО-ДЕСЯТИЧНОТО КОДА В ДВОИЧНЫЙ (57) Изобретение относится к области, автоматики и вычислительной техники и может быть использовано при построении преобразователей целых и.дробных десятичных чисел в двоичные.Целью изобретения является повышение быстродействия преобразователя. Поставленная цель достигается за счет, того, что преобразователь, реализующий алгоритм суммирования эквивалентов, осуществляет одновременную обработку К десятичных разрядов с формированием уплотненного адреса ПЗУ при помощи промежуточного преобразой вателя К-разрядного двоично-десятичного кода в двоичный код, 1 ил, 1283978Изобретение относится к вычислительной технике и может быть использовано для быстрого преобразования как целых, так и дробных десятичных чисел н двоичные, 5Цель изобретения - повышение быстродействия преобразователя.На чертеже приведена структурная схема предлагаемого преобразователя10 двоично-десятичного кода н двоичный. Преобразователь содержит входной регистр 1, переключатель 2 эквивалентов, первый и второй блоки 3 и 4 хранения эквивалентов, накапливающий сумматор 5, К-разрядный преобразователь 6 двоично-десятичного кода в двоичный, информационный вход 7 преобразователя, управляющий вход 8 преобразователя,выхрд 9 преобразователя.20Входной регистрпредназначен для хранения в двоичном коде значения -ой К-разрядной группы десятичных цифр исходного операнда на время такта ее преобразования (1 = 1, 2,1 вгдеХ- ближайшее целое, большее или равное Х; и - разрядность десятичного операнда), Лвоичные значения первой и второй частей входного регистра 1 являются младшими частями адресов, по которым происходит обращение к первому 3 и второму 4 блокам хранения двоичных эквивалентов, Входной регистр 1 целесообразно реализовать на двухтактных синхронных О-триггерах.,35Переключатель 2 эквивалентов осуществляет формирование старшей части адресов двоичных эквивалентов, хранящихся в блоках 3 и 4. Его разрядность определяется количеством К-разрядных групп десятичных цифр н преобразуемом числе. Он ми ке г быть реализован на двухтактном синхронном двоичном счетчике. Первый 3 и второй 4 блоки предназначены для хранения двоичных эквивалентов первой и второй частей двоичного значения 1-ой преобразуемой К-разрядной группы десятичных цифр соответственно. Количество двоичных разрядов на выходе первого 3 и вто:рого 4 блоков хранения двоичных эквивалентов определяется числом двоичных разрядов, содержащихся н максимальных значечиях двоичных эквивалентов, Первый 3 и второй 4 блоки могут быть реализованы ца постаяц Ной памяти. Накапливающий сумматор 3 цроизнодит суммирование двоичных экниналентон, выбранных из первого 3 и второго 4 блоков, с ранее накопленным результатом, Его можно построить на комбинационном сумматоре с сохране-,цием переносов, приводящем трехрядный код к двухрядному, комбинационном сумматоре с ускоренным переносоми регистре для запоминания результата суммирования,Преобразователь 6 предназначендля преобразования К-разрядной группы десятичных цифр в двоичный код.При К = 2 его целесообразно реализовать на постоянной памяти, ПриК2 наиболее приемлемым являютсяварианты его построения на комбинационных схемах,В основу предлагаемого преобразователя двоично-десятичного кодав двоичный положен следующий принцип. Преобразование и-разрядногодесятичного числа происходит заитактов. В каждом такте обра- . Кбатывается К его десятичных цифр, причем они предварительно преобразуются из двоично-десятичного кода н более компактный двоичный ь 1 д. Поскольку двоичное значение д-ой К- разрядной группы десятичных цифр может быть представлено н виде (А + В ) 7., где А и В, - перваяфи вторая части двоичного значения .-ой группы десятичных цифр, аее вес, то преобразование этой группы десятичных цифр представляет собой суммирование двух двоичных эквивалентов значений А. Ъ и В. 7.1с суммой предыдущих эквивалентон.Рассмотрим работу предлагаемого преобразователя при К = 3.Перед началом преобразования устанавливаются в ноль триггеры входного регистра 1, переключателя 2 эквивалентов и накапливающего сумматора 5 (эти цепи установки на чертеже не показаны), Через вход 7 преобразователя поступает двоично-десятичное значение трех первых десятичных цифр, которое преобразуется преобразователем б н 11-разрядный двоичный код. Первый импульс, поступающий с управляющего входа 8 преобразователя, записывает во входной регистр 1 двоичное значение первых трех десятич 1283978ных цифр, а в накапливающий сумматор 5 - нулевую информацию, выработанную блоками 3 и 4 по исходному нулевому) состоянию входного реги - стра 1, Этот же импульс переводит 5 переключатель 2 эквивалентов на формирование значения старшей части адресов двоичных эквивалентов для первой 3-разрядной группы десятичных цифр. Младшая часть адреса двоичного 10 эквивалента первого слагаемого А Ч. определяется значением первых1пяти разрядов входного регистра 1, а младшая часть адреса двоичного эквивалента второго слагаемого В Ч в11 значением вторых пяти разрядов регистра 1. Двоичные эквиваленты первого и второго слагаемых хранятся в первом 3 и втором 4 блоках хранения двоичных эквивалентов (по 32 двоичных 20 эквивалента в каждом блоке на каждую 3-разрядную группу десятичных цифр соответственно).Выбранные двоичные эквиваленты поступают параллельным кодом на входы накапливающего сумматора 5, где осуществляется их суммирование. Второй импульс с управляющего входа 8 преобразователя записывает результат суммирования его исходного (нулевого) содержимого.со значением двух первых двоичных эквивалентов. Этот же импульс записывает во входной регистр 1 преобразованное в двоичный код зна-. чение вторых трех десятичных цифр и переводит переключатель 2 эквивалентов на формирование значения старшей части адресов двоичных эквивалентов для второй 3-разрядной группы, Работа преобразователя 6 выполняется параллельно с работой блоков 3, 4 и сумматора 5. ПодобнымОразом пролсходит преобразование каждой последующей 3-разрядной группы десятичных цифр до техпор, пока не будут преобразованы вседесятичные разряды исходного числа,а в накапливающем сумматоре 5 несформируется искомое двоичное число,которое поступает на выход 9 преобразователя. Общее время преобразованияи-разрядного десятичного числа опреиделяется выражением Т = 1 -где3 ф- длительность выполнения одноготакта,Формулаи з о б р е т е н и яПреобразователь двоично-десятичного кода в двоичный,содержащий входной регистр, переключатель эквивален,тов, первый и второй блоки хранения эквивалентов и накапливаощий сумматор, выходы которого являются выходами преобразователя, управляющий вход которого соединен с синхровходом входного регистра переключателя эквивалентов и накапливающего сумматора, первый и второй входы которого соединены соответственно с выходами первого и второго блоков хранения эквивалентов, младший разряды адресных входов которых соединены соответственно с первым и вторым выходами входного регистра, а старшие разряды адресных входов. первого и второго блоков хранения эквивалентов соединены с выходом переключателя эквивалентов,о тл и ц а ю щ и й с я тем, что, с целью повышения быстродействия преобразователя, в него введен К-разрядный преобразователь двоично-десятичного кода в двоичный, выход которого соединен со входом входного регистра, а вход - с информационным входом преобразователя.1 Р 83978 Составитель М, АршавскийТехред В. Кадар Коррект едактор Т. Мит Сирохма каз 7459/58 ВНул,Проектная,4 оизводственно-полиграфическое предприятие, г,уж Тираж 899 ИИПИ Государственного ком по делам изобретений и о 035, Москва, Ж, Раушс Подписноетета СССРкрытийая наб д,4/5