Преобразователь двоично-десятичного кода в двоичный

(21 (22 (46 юл, Р 2иотехнический инст Ч ОСУДАРСТНЕННЫЙ КОМИТЕТ СССРО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИИ Н АВТОРСКОМУ СВИДЕТЕЛЬСТ тут(56) Авторское свидетельство СССРР 572781, кл. С 06 Р 5/02, 1977,Авторское свидетельство СССР(57) Изобретение относится к вычистельной технике и может быть исползовано для построения преобразоватлей кодов, Изобретение позволяет ивысить быстродействие устройства з счет преобразования каждого десятичного разряда за один такт, Преобразователь двоично-десятичного кода в двоичный содержит счетчик 1, блок 2 постоянной памяти, коммутатор 3, сумматоры 4, 5, первый регистр 6, блок 7 упр; зления, шифратор 8,второй регистр 9, тактирующий вход 10, информационные входы 11, выходы 12, Блок 7 управления содержит элементы И и элементы ИЛИ. Введение второго регистра, шифратора и второго сумматора позволило производить в одном такте как преобразование текущего двоично-десятичного разряда,так и анализ последующего, что обеспечило повышение быстродействия устройства.з.п, ф-лы, 2 ил.1 1 83979 2Изобретение относится к вычисли- цифры в преобразователе хранятся толь.тельной технике и может быть исполь- ко одно-, трех- и пятикратное эначезовано для построения преобразовате- .ния двоичного эквивалента 10, а форлей кодов как дробных, так и целых мирование двоичных эквивалентов длячисел. всех остальных ее значений проиэвоЦель изобретения - повышение бы- дися путем соответствующей настройстродействия преобразователя за счет ки коммутатора 3 и первого сумматорапреобразования одного двоично-деся- на выполнение тех или иных оператичного разряда эа один такт. ций.На фиг, 1 приведена структурная 10 Основные блоки устройства имеютсхема предлагаемого преобразователя следующее Функциональное назначение.двоична-десятичного кода в двоичный; Счетчик 1 формирует старшую частьна фиг,2 - функциональная схема бло- адресов, по которым расположены двока управления. ичные эквиваленты десятичных значеПреобразователь двоично-десятично ний х 10 в блоке 2 памяти, Последго кода в двоичный содержит (фиг.1) ний предназначен для хранения двоичсчетчик 1,блок 2 памяти, коммутатор 3, ных эквивалентов десятичных значенийпервый и второй сумматоры 4 и 5,нер- х 10, количество которых определявый регистр 6, блок 7 управления,ши- ется разрядностью и преобразуемогофратор 8, второй регистр 9, тактиру десятичного числа, и может быть,реющий вход 10, информационные входы ализован на постоянной полупроводни 11 и выходы 12 устройства. ковой памяти,Блок 7 управления содержит элемен(оммуеатор 3 в зависимости отты И 13, элементы ИЛИ 14, входы 15, значения сигналов на его первом ипервый, второй, третий и четвертый второмуправляющих входах осуществ 25выходы 16 - 19 блока управления. ляет сдвиг на один разряд влево поПреобразователь двоично-десятич- ступающей на его вход информации илиного кода в двоичный работает следу- передает ее транзитом на выход, Еслиющим образом, оба управляющих сигнала нулевые, тоВходной двоично-десятичный код на его выходе вырабатываются нули,,Юпоступает на информационные входы 11 Первый сумматор 4 производит сумустройства по одному десятичному раэ- мирование сдвинутого или переданноряду, каждый из которых сопровожда- .го транзитом через коммутатор 3 двоется тактовым импульсом, поступаю- Ичного эквивалента либо нулевой инщим на тактирующий вход 10, В осно Формации с ранее накопленным реэульву преобразователя двоично-десятич- татом и запоминает образующуюся приного кода в двоичный положен следу Э суммующий принцип, Значения некоторых Второй сумматор 5 осуществляет сумдвоично-десятичных цифр, для возмож- мирование значения переноса из прености преобразования их за один такт, образуемой двоична-десятичной цифрымогут быть представлены особым обра- сформированного на четвертом выходезом, как это показано в табл,1, При . блока 7 управления и значения соседэтом -я ненулевая двоично-десятич- ней старшей цифры, поступающей черезная цифра (для целых чисел х = О, 1, вход, 11 преобразователя и является2 и - 1, для дробных= -и, комбинационной схемой,45-и + 1, -и + 2-1; и - разряд- Первый регистр б предназначен дляность десятичного операнда) с учетом запоминания значения двоично"десятич"возможного переноса в соседнюю стар- ной цифры на время такта ее преобрашую цифру преобразуется в двоичный зования,код посредством подсуммирования к Блок 7 управления вырабатывает поранее накопленному результату или значениям двоичных разрядов а , авычитания из него без сдвига либо а, а, преобразуемой двоично-десятичсо сдвигом на один разряд влево дво- ной цифры сигнал переноса (11) в соичного эквиваЛента значения х10 , седнюю старшую десятичную цифру исгде х = (1, 3, 5 .,а при нулевой циф ходного операнда, управляющие сигнаре к ранее накопленному результату лы для коммутатора 3 (сдвиг на 0 иприбавляется нулевая информация,т.е. 1 разряд влево) и сигнал выбора режидля каждой -й двоично-десятичной ма для накапливающего (первого) сум 3 12839 матора 4 (сложение "+" или вычитание "-"), Значения этих сигналов обеспечивают выполнение операций в преобразователе над входными двоично-десятичными цифрами согласнотабл,1, Ниже 5 приведена таблица истинности, полностью описывающая закон функционирования блока 7 управления, который является комбинационной схемой. Шифратор 8 по значению суммы (д + 1)-й 10 двоично-десятичной цифры и переноса из д-й преобразуемой в данном такте двоично-десятичной цифры вырабатывает двухразрядный код, значение которого определяет младшую часть адреса, выбираемого в следующем такте из блока 2 постоянной памяти двоично 1+1го эквивалента х10, где х = 1, 3, 5 . Первый и третий отделы табл,2 представляют собой таблицу истинно сти шифратора 8. Кодовые комбинации 00, 01, 10 на его выходах Т и Т, обеспечивают выбор из блока 2 постоянной памяти двоичных эквивалентов 10 ", 3 10и 5 10" соответствен"5 но, Шифратор 8 является комбинационной схемой. Второй регистр 9 предназначен для хранения значения младшей части адреса, сформированного шифратором 8, 30Преобразование целых двоично-десятичных чисел осуществляется следующим образом.До прихода первого управляющего импульса все триггеры преобразовате ля устанавливаются в О (цепи установки в "0" на Фиг,1 не показаны), Сигналы на выходах,16 - 19 блока 7 управления согласно закону его функционирования (табл,2) также устанав ,ливаются в "0", при этом на выходе коммутатора 3 устанавливаются нули. Значение первой младшей двоично-десятичной цифры через вход 11 пгеобразователя и сумматор 5 поступает на вход шифратора 8, на выходе которого согласно его таблице истинности (табл.2) вырабатывается двухразрядный код младшей части адреса двоичного эквивалента для преобразования первой десятичной цифры, Первый управляющий импульс, поступающий на шину 10, записывает в первй регистр 6 первую двоично-десятичную тетраду преобразуемого числа, а во второй регистр 9 - соответствующую информацию с выхода шифратора 8, Этот же управляющий импульс увеличивает на единицу содержимое счетчика 1,.на вы"ходе которого Формируется старшаячасть адреса первого двоичного эквивалента. В первом сумматоре при этомостанется нулевая инфрлмация. С поиходом следующего тактирующего импульса выбранный из блока 2 постоянной памяти двоичный эквивалентх1 0 ,(где х = 1, 3, 5) поступает параллельным кодом на вход коммутатора 3. Одновременно с этим вблоке 7 управления по значению двоично-десятичной тетрады, записаннойв первый регистр 6 (табл.2),вырабатываются на выходах 16 и 17 сигналыуправления коммутатором, на выходе19 Формируется сигнал переноса в соседнюю старшую тетраду и на выходе18 образуется потенциал выбора режима работы первого сумматора 4 ("0" -сложение, "1" - вычитание),В соответствии со значением сигналов на выходах 16 и 17 блока 7 управления на выходе коммутатора 3 образуется результат, равный значениюК,Э где К = 1,0, 1, 2,а Э, - двоичный эквивалент одно=,трех.или пятикратного значения веса младшей десятичной цифры. Первый сумматор . 4по значению сигнала на выходе 18 бло.ка 7 управления настраивается либона сложение, либо на вычитание, Вэтомже такте значение второй двоично-десятичной цифры через вход 11преобразователя и сумматор 5 поступает на вход шифратора 8, обеспечивая на его выходе двухразрядный кодмладшей части адреса второго двоичного эквивалента х 10 , выборка которого осуществляется во втором такте.В.конце первого такта преобразования управляющий импульс записываетв регистр 6 вторую двоично-десятичную цифру преобразуемого числа, ав регистр 9 - соответствующую инФормацию с выхода шифратора 8.Этотже управляющий импульс увеличиваетсодержимое счетчика 1, формируя значение старшей части адреса второгойдвоичного эквивалента, и записываетв аккумулятор первого сумматора 4результат суммирования (вычитания)значения К,Э, с предыдущим содержимым аккумулятора,Вслед за первым десятичным разрядом точно так же за один такт происходит преобразование каждого после 1283939дующего двоична-десятичного разряда исходного числа до тех пор, пока небудут преобразованы все двоична-десятичные разряды исходного двоичнодесятичного числа, и возможный бит переноса из старшего двоична-десятич= ного разряда, который обрабатывается в дополнительном такте при подаче на информационные входы 11 нулевой информации,При этом в первом сумматоре 4 фор. мируется искомое двоичное число,которое подается на выходе 12 преобразователя.В случае преобразования дробного десятичного числа преобразователь работает таким же образом. При этом в блоке 2 постоянной памяти должны содержаться двоичные эквиваленты х 10 , х 10 .х 10 , где 2 х =1 р Зу 5 50 Формула изобретения 1, Преобразователь двоично-десятичного кода в двоичный, содержащий счетчик, выходы которого соединены с .соответствующими первыми адресными входами блока постоянной памяти, выходы которого соединены с информационными входами коммутатора, выходы которого соединены с соответствующими информационными входами первого сумматора, тактовый вход счетчика объединен с тактовым входом первого регистра и является тактирующим входом преобразователя, выходы первого регистра соединены с соответствующими входами блока управления, первый и второй выходы которого соединены с первым и вторым управляющими входами коммутатора, третий вь 1 ход - с управляющим входом первого сумматора, выходы которого являются выходами преобразователя, о т л и ч а ю щ и йс я тем, что, с целью повышения быстродействия путем выполнения преобразования одного двоична-десятичного разряда за один такт, в него введены второй регистр, шифратор и второй сумматор , информационные входы которого являются информационными входами преобразователя, выходы второго сумматора соединены с саатветствующи 0 5 0 25 30 35 40 ми информационными входами первогорегистра и соответствующими входамишифратора, выходы которого соединеныс соответствующими информационнымивходами второго регистра, выходы которого подключены ко вторым адресным входам блока постоянной памяти, тактовые входы второго регистра и первого сумматора подключены к тактирующему входу преобразователя, четвертый выход блока управления соединен со входом переноса второго сумматора.2. Преобразователь по п.1, о т - л и ч а ю щ и й с я тем, что блок управления содержит элементы И и элементы ИЛИ, первые инверсные входы первого второго, третьего и четвертого элементов И и первый прямой вход пятого элемента И объединены и являются первым входом и первым выходом блока управления, прямой вход второго элемента И, вторые инверсные входы третьего и четвертого элементов И, второй прямой вход пятого элемента И и инверсный вход шестого элемента И объединены и являются вторым входом блока управления, прямые входы первого и четвертого элемента И и третий прямой вход пятого элемента И объединены и являются третьим входом блока управления, второй инверсный вход второго элемента И, прямые входы третьего и шестого элементов И и первый вход первого элемента ИЛИ объединены и является четвертым входом блока управления, выходы первого, второго и третьего элементов И соединены с соответствующими входами второго эле мента ИЛИ, выход которого является вторым выходом блока управления, выходы четвертого и пятого элементов И соединены с соответствующими входа-ми третьего элемента ИЛИ, выход котого соединен со вторым входом первого элемента ИЛИ и первым входом четвертого элемента ИЛИ, выход шестого элемента И соединен со вторым входомчетвертого элемента ИЛИ, выход которого является третьим выходам блокауправления, выход первого элементаИЛИ является четвертым выходом блокауправления.. Кадар Корректо йко едактор Т,Ми х ксимишинец каз 7459/5 ская на8 Тираж 899 ИИПИ Государственног по делам изобретений 3035, Москва, Ж,Подписноекомитета СССРоткрытий