Устройство для распределения заданий процессорам

, 2 136 19) 114 С 06 Р 9/46 ОПИСАНИЕ ИЗОБРЕТЕН ВИДЕТЕЛЬСТВУ АВТОРСК нтеграль.Якубов 84,ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(56) Аналоговые и цифровые и ные микросхемы./1 од ред, С.В ского. М.: Радио и связь, 19 с. 214.Авторское свидетельство СССР У 1111165, кл. С 06 Р 9/46, 1983. (54) УСТРОЙСТВО ДЛЯ РАСПРЕДЕЛЕНИЯ ЗАДАНИЙ ПРОЦЕССОРАМ(57) Изобретение относится к вычис лительной технике и предназначено для использования в управляющих ко плексах. Целью изобретения являетсят сокращение оборудования, Распределение заданий процессорам осуществляется с учетом занятости последних. Если все процессоры заняты, т код задания записывается в блокерегистров. При освобождении процессоров коды заданий, хранящиеся в блоке регистров, поступают на распределение между процессорами. Если кодочередного задания поступает в устройство в момент, когда есть свободные процессоры, то он поступает нараспределение, минуя блок регистров,Задание назначается первому свободному процессору, начиная слева. Причем код задания параллельно выдается на все процессоры. Устройство дляраспределения заданий содержит регистр готовности процессоров, блокрегистров, первую, вторую, третью фи четвертую группы элементов И, группу элементов ИЛИ, элемент И, первый,второй, третий и четвертый элементы ССИЛИ, группу блоков элементов И, группу формирователей импульсов, формирователь импульсов. 2 ил,12691Изобретение относится к вычислительной технике и предназначено дляраспределения заданий процессорам.Цель изобретения - сокращение оборудования устройства, 5На фиг. 1 приведена структурнаясхема устройства для распределениязаданий процессорам; на фиг. 2схема формирователя импульсов,.Устройство для распределения за Оданий процессорам содержит группуинформационных выходов устройства11 1 м ф1 н -1 я, группу. блоковэлементов И 2, -2, четвертую группуэлементов И 3 -3, регистр 4 готовности процессоров, группу формирователей 5, -5 импульсов, формирова"тель 5 ч, импульсов, который содержит элемент 6 задержки, элемент НЕ7 и элемент И 8. Кроме того устройство содержит четвертый элемент ИЛИ9, группу элементов ИЛИ 10-10 м,третий элемент ИЛИ 11, вторую группуэлементов И 12, -12, первый элементИЛИ 13, первую группу элементов И 2514 -14, группу информационных вхо-дов 15, -15 устройства, тактовыйвход 16, блок 17 регистров, элементИ 18, третью группу элементов И 19 -19, второй элемент ИЛИ 20, уста- ЗОновочный вход 21, группу сигнальныхвходов 22,-22.Устройство работает следующим образом.В исходном состоянии процессорысвободны, 1 К-триггеры 4, -4 регистра готовности процессоров сброшеныпо входу К в нулевое состояние единичными сигналами готовности процессоров, поступающими на сигнальныевходы 22, -22, блока 17 регистровобнулен. Единичные сигналы поступают с инверсных выходов триггероврегистра готовности на входы элемента ИЛИ 11, н с его инверсного выхода нулевой сигнал поступает на входэлемента ИЛИ 13. На втором входеэтого элемента также присутствуетнулевой сигнал с выхода элемента ИЛИ20, так как на прямых выходах блока регистров находятся нулевые сигналы,С инверсного выхода элемента ИЛИ13 единичный сигнал поступает навходы группы элементов И 12, -12, открывая ее, группа элементов И 14 -14 закрыта нулевым сигналом с. пря,мого выхода элемента ИЛИ 13, Группа 36 аблоков элементов И 2, -2 закрыта нулевыми сигналами с соответствующих формирователей 5 -5 группы.При поступлении на входы 15 -15 устройства кода задания он проходит через открытую группу элементов И 12 -12, через группу элементов ИЛИ 10 -10 на соответствующие входы всех блоков элементов И 2 -2М группы, Кроме того, код задания с выходов группы элементов ИЛИ 10 - 10 поступает на входы элемента ИЛИ 9, с выхода которого единичный сигнал поступает на вход формирователя 5+ импульсов, В результате этого на его выходе формируется импульс, который поступает на вторые входы элементов И 3 -Зц группы, Элементы И 3-3 закрыты нулевыми сигналами, поданными на их входы с прямых выходов предыдуших триггеров 4 -4 регистра готовности процессоров, поэтому импульс проходит только через элемент И 3, группы. Так как на входы 1 всех триггеров регистра готовности подан единичный потенциал, йрисутствующий на входе 21 устройства, триггер 4 регистра устанавливается в единичное состояние задним фронтом импульса, поступающего с выхода элемента И 3 . Единичный сигнал с прямого выхода триггера 4 поступает на управляющий вход блока элементов И 12, группы, разрешая перепись кода задания в первый процессор.Второе задание, поступающее на вход устройства, аналогичным образом передается на обслуживание второму процессору и т.д. После выполнения задания процессор устанавливает соответствующий триггер регистра готовности в нулевое состояние, Очередное задание назначается в один из свободных процессоров, начиная с первого. Если все процессоры заняты, на входах элемента ИЛИ 11 будут нулевые сигналы, на инверсном выходе этого элемента - единичный сигнал. Этот сигнал поступает на вход элемента ИЛИ 13, с инверсного выхода которого нулевой сигнал поступает на входы группы элементов И 12-12, закрывая их, а с прямого выхода единичный сигнал разрешает коммутацию кода задания через группу элементов И 14 - 14 м на вход блока 17 регистров. Та 1269136ким образом очередное задание поступает в %лок регистров.Так как на выходах блока регистров не нулевой сигнал, то на выходе элементов ИЛИ 20 - единичный сигнал, который поступает на вход элемента ИЛИ 13 и на первый вход элемента И 18.Как только освобождается один из процессоров, что соответствует наличию единичного сигнала на входе элемента ИЛИ 11, единичный сигнал с его прямого выхода поступает на третий вход элемента И 18. Поступающийэна вход 16 тактовый импульс разреша 10 5 ет считывание первого задания из блока регистров. Код этого задания через группу элементов И 19 -19 м и далее через группу элементов ИЛИ 10, -10 поступает в свободный процессор,Когда из блоков регистра выбрано последнее задание, на выходе элементаИЛИ 20 появляется нулевой код, элемент И 18 закрывается, на втором вхо 25 де элемента ИЛИ 13 появляется нулевой сигнал, Освобождение очередного процессора приводит к появлению нулевого сигнала и на первом входе элемента ИЛИ 13, в результате чего разпающего задания на входы свободногопроцессора, минуя блок регистров. Формула изобретения 35Устройство для распределения заданий процессорам, содержащее регистр готовности процессоров, блок регист-ров, первую, вторую и третью группы элементов И, группу элементов ИЛИ, элемент И, первый, второй и третий элементы ИЛИ, группу блоков элементов И, причем группа информационных входов устройства соединена с первы . ми входами элементов И первой и второй групп, к вторым входам элементов 45 И второй группы подключен инверсный выход первого элемента ИЛИ, прямой выход которого соединен с вторыми входами элементов И первой группы, выходы которых соединены с группой информационных входов блока регистров, выходы которого соединены с первыми входами элементов И третьей группы и с входами второго элемента ИЛИ, выход которого соединен с первым входом элемента И, второй вход1 решается коммутация очередного посту- Ю которого соединен с тактовым входом устройства, а выход - с тактовым входом блока регистров и вторыми входами элементов И третьей группы, выходы элементов И второй группы соединены с первыми входами одноименных элементов ИЛИ группы, вторые входы которых соединены с выходами одноименных элементов И третьей группы, Фвыход второго элемента ИЛИ соединен с первым входом первого элемента ИЛИ, второй вход которого соединен с инверсным выходом третьего элемента ИЛИ, прямой выход которого соединен с третьим входом элемента И, о т - л и ч а ю щ е е с я тем, что, соцелью сокращения оборудования, оно содержит четвертый элемент ИЛИ, четвертую группу элементов И, группу формирователей импульсов, формирователь импульсов, а регистр готовности процессоров выполнен на К-триггерах, причем выходы элементов ИЛИ группы соединены с соответствующими информационными входами соответствующих блоков элементов И группы, инверсные выходы регистра готовности процессоров соединены с входами третьего элемента ИЛИ и с первыми входами одноименных элементов И четвертой группы, выходы которых соединены с соответствующими синхронизирующими входами регистра готовности процессоров, прямые выходы которого соединены с входами соответствующих формирователей импульсов группы, выходы которых соединены с управляющими входами соответствующих блоков элементов И группы, прямой выход д(х1,2п, где и - число процес- . соров) регистра готовности процессоров соединен с выходами всех элементов И четвертой группы с (1 + 1)- го по п-й,выходы элементов ИЛИ группы соединены с входами четвертого элемента ИЛИ, выход которого соединен с входом формирователя импульсов, выходом соединенного с вторыми вхо-. дами элементов И четвертой группы, установочный вход устройства соединен с установочными входами регистра готовности процессоров, выходы блоков элементов И группы образуют группы информационных выходов устройства входы сброса регистра готовности процессоров образуют группу сигнальных входов устройства.Составитель И.Сорочан11 етраш Техред Н,Глущенко Корректор Т.Колб едакт жгород, ул. Проектна роизводственно-полиграфическое предприятие Заказ 6037/51 ВНИИПИ Госу по дела 113035, МосТираж арстве изобр ва, Ж 71 Подписноеого комитета СССРений и открытийРаушская наб., д. 4/5