Устройство для распределения заданий процессорам

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИН а 9) 111 А зс 51) С 06 Г 9/4 АНИЕ ИЗОБРЕТЕН ТЕЛЬСТВУ нькин льство ССС 1977. ство СССР 1979ени УДАРСТВЕННЫЙ НОМИТЕТ СССРДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ А 8 ТОРСКОМУ СВИД(54)(57) УСТРОЙСТВО.ДЛЯ РАСПРЕДЕЛЕНИЯ ЗАДАНИ 11 ПРОЦЕССОРАМ, содержащее группу регистров хранения, первую и вторую группы элементов И, регистр сдвига, первый элемент И, первый элемент ИЛИ, группу элементов ИЛИ, регистр готовности процессоров и распределитель импульсов, вход запуска которого соединен с входом запуска устройства,l группа выходов регистра готовности процессоров соединена с первыми входами элементов И первой группы, группа выходов регистра сдвига соединена с группой входов первого элемента ИЛИ, выход которого соединен с входом останова раСпределителя импульсов, первый выход распределителя импульсов соединен с входом управления сдвигом регистра сдвига, группа информационных входов регистра готовности процессоров соединена с группой информационных входов устройства, тактовый вход каждого регистра хранения группы,.кроме последнего, соединен с выходом соответствующего элемента И второй группы, группа информационных выходов каждого регистра хранения группы, кроме последнего, соединена с группой информационных входов последующего регистра хранения группы,первый вход каждого элемента И второйгруппы, кроме последнего, соединенс выходом последующего элемента Иэтой группы, второй выход распределителя импульсов соединен с первым входом последнего элемента И второй группы, о т л и ч а ю щ е е с я тем,что, с целью уменьшения времени обслуживания срочных заявок, в неговведены третья, четвертая группы элементов И, второй, третий и четвертыйэлементы И, второй, третий и четвертый элементы ИЛИ, первый, второй итретий элементы задержки, первый,второй блоки элементов И, буферный 19регистр, коммутатор, дешифратор рекима, группа одновибраторов, первый ивторой одновибраторы, триггер режима,регистр готовности, регистр распре"дел я, группа выходов которого сое- Ядинены с группой входов группы одновибраторов.и с первыми входамиэлементов И третьей группы, выходыэлементов И третьей группы соединеныс группой информационных выходовустройства, выход второго элементаИЛИ соединен с вторыми входами элементов И третьей группы и с первымивходами элементов ИЛИ группы, единичный выход триггера режима соединен с первым входом второго элементаИЛИ и с входом сброса распределителяимпульсов, третий выход которого соединен с первыми входами первого ивторого элементов И, выход первогоэлемента ИЛИ соединен с вторымивходами первого и второго элементовИ, с первыми входами третьего элемента И и третьего элемента ИЛИ и свходом первого одновибратора, выход10которого соединен с нулевым входомтриггера режима и с первым входомчетвертого элемента ИЛИ, выход четвертого элемента ИЛИ через второйодновибратор соединен с входомсброса. регистра распределения, выходыэлементов И четвертой группы соединены с группой информационных входоврегистра распределения, группа выходов регистра сдвига соединена спервыми входами элементов И четвертой группы и с группой входов дешифратора режима, выход которого соеди, нен с единичным входом триггерарежима, группа выходов регистра готовности соединена с вторыми входамиэлементов И четвертой группы, выходыодновибраторов группы соединены сгруппами входов сброса регистра готовности и регистра сдвига, выходыэлементов И первой группы соединеныс группой единичных входов регистраготовности, выходы элементов ИЛИгруппы соединены с вторыми входамиэлементов И первой группы, выходтретьего элемента ИЛИ соединен свторыми входами элементов ИЛИ группы, с первыми входами элементов Ивторой группы, кроме последнего, свторым входом последнего элемента Ивторой группы и с первыми входамипервого и второго блоков элементов И,выход первого элемента И соединенс вторыми входами третьего и четвертого элементов ИЛИ и с первымвходом четвертого элемента И,второй вход четвертого элемента Исоединен с вторым входом третьегоэлемента И, с вторым входом первогоэлемента И второй группы и черезпервый элемент задержки - с выходомпоследнего элемента И второй группы,выход третьего элемента И соединенс первым управляющим входом коммутатора, выход четвертого элемента И 95181соединен с вторым управляющим входомкоммутатора, первый информационныйвход коммутатора соединен с информационным входом устройства, группывыходов кодов номера задачи количества процессоров буферного регистрасоединены с вторым информационнымвходом коммутатора, группа вьходовкода номера задачи буферного регистра соединена с третьими входами элементов И третьей группы, выходпоследнего элемента И второй группысоединен с вторыми входами первого ивторого блоков элементов И и черезвторой элемент задержки с тактовымвходом буферного регистра, группавыходов кода номера задачи последнегорегистра хранения группы соединенас группой входов первого блока элементов И, группа выходов кода количества процессоров последнего регйстра хранения группы соединена сгруппой входов второго блока элементов И, группавыходов второго блокаэлементов И соединена с группойинформационных входов регистра сдвига и с первой группой информационныхвходов буферного регистра, группавыходов первого блока элементов Исоединена с второй группой информационных входов буферного регистра,выход первого элемента задержкисоединен с тактовым входом последнего регистра хранения группы, группа выходов коммутатора соединенас первой группой входов первогорегистра хранения группы, втораягруппа выходов коммутатора соединена с второй группой входов первогорегистра хранения группы, выходвторого элемента И соединен с вторымвходом второго элемента ИЛИ и свходом третьего элемента задержки,выход которого соединен с третьимвходом четвертого элемента ИЛИ.Изобретение относится к вычисли- Известно устройство для распре- тельной технике и может быть исполь- деления заданий процессорам, которое зовано для построения многопроцессор содержит регистр готовности процесных вычислительных систем, соров, группу элементов И, блок управ1095ления, регистр сдвига, процессоры, элементы ИЛИ 11.Недостатками этого устройства являнтся низкая надежность вследствие существования высокой вероятности 5 потери заявки на решение задачи, вызванной отказом устройства от вы-, полнения задания в случае, когда чис- ло свободных процессоров меньше количества потребных процессоров, а также 1 О ограниченная область применения. обусловленная отсутствием возможности организации очереди заданий.Наиболее близким к изобретению является устройство для распрепеления 15Фзаданий процессорам, которое содержит группу регистровхранения, группу выходов признака числа потребных процессоров последнего регистра хранения группы, группу входов признака номера задачи первого регистра хранения группы, группу входов признака числа потребных процессоров первого регистра хранения группы, первую и вторую группы элементов И, элемент И, регистр сдвига, информационный вход регистра сдвига,элемент 1 ШИ, блок элементов ИЛИ, группу процессоров, регистр готовности процессов, блок управления, первый вход которого соединен с входом пуска устройства, группа выходов регистра готовности процессоров соединена с первыми входами элементов И первой . группы, вторые входы которых соеди иены с группой выходов регистра сдви-. га и с группой элемента ИЛИ, выход которого соединен со вторым входом блока управления и первым входом элемента И, второй вход которого соединен с выходом старшего разряда груп" пы выходов регистра сдвига, выход элемента И соединен с входом сдвига регистра сдвига, вход сброса кото" рого соединен с выходом блока элементов ИЛИ и с входом сброса регистра готовности процессоров, группа информационных входов которого соединена с выходами процессоров группы, входы которых соединены с выходами элементов 50 И первой группы и с входами блока элементов ИЛИ, управляющий вход регистра сдвига соединен с первым вы ходом блока управления, группа информационных входов первого регистра 55 хранения группы соединена с группой входов заявок устройства, управляющий вход каждого регистра хранения группы 181 4соединен с выходом соответствующего элемента И второй группы, группа информационных входов каждого регистра хранения группы кроме песдедвего, соединена с группой информецйвюцок входов регистра хранения вруны, первый вход каждого 3 лемента И второй группы, кроме последнего, соединен с выходом последующего элемента И этой группы, первый вход последнего элемента И второй группы соединен со вторым входом блока управления 23.Недостатком этого устройства является большое время ожидания обслужи,вания срочных заявок, что обМаловлено невозможностью организации дцЩФвренцированного обслуживания заяввк различных категорий срочноващ Цель изобретения - уменьшение времени обслуживания срочных заявок.Поставленная цель достигается тем, что в устройство для распределения заявок по процессорам, содержащее группу регистров хранения, пьрвую и/вторую группы элементов И, регистр сдвига, первый элемент И, первый элемент ИЛИ, группу элементов ИЛИ, регистр готовности процессоров и распределитель импульсов, вход запуска которого соединен с входом запуска устройства, группа выходов регистра : готовности процессоров соединена с первыми входами элементов И первой группы, группа выходов регистра сдвига соединена с группой входов первого элемента ИЛИ, выход которого соединен с входом останова распределителя импульсов, первый выход .распределителя импульсов соединен с входом управления сдвигом регистра сдвига, группа информационных входов регистра готовности процессоров соединена с группой информационных входов- уетройства, тактовый вход каждого регистра хранения группы, кроме последнего, соединен с выходом соответствующего элемента И второй группы, группа информационных выходов каждого ре" гистра хранения группы, кроме последнего соединена с группой информационных входов последующего регистра хранения группы, первый вход каждого элемента И второй группы кроме последнего, соединен с выходом последующего элемента И этой группы, второй выход распределителя импульсов соединен спервым входом последнего элемента И. второй группы, вве10 дены третья, четвертая группы элементов И, второй, третий и четвертый элементы И, второй, третий и четвертый элементы ИЛИ, первый, второй и третий элементы задержки, первый, второй 5 блоки элементов И, буферный регистр, коммутатор, дешифратор режима, группа одновибра 1 оров, первый и второй одновибраторы, 1 риггер режима, регистр готовности, регистр распределения, группа выходов которого соединена с группой входов группы одновибраторов и с первыми входами элементов И третьей группы, выходы элементов И третьей группы соединены с группой информационных выходов устройства, выход второго элемента ИЛИ соединен со вторыми входами элементов И третьей группы и с первыми входами элементов ИЛИ группы, единичный20 выход триггера режима соединен с первым входом второго элемента ИЛИ и с выходом сброса распределителя импульсов, третий выход которого соединен с первыми входами пер 25 вого и второго элементов И, выход первого элемента ИЛИ соединен со вторыми входами первого и второго элементов И, с первыми входами третьего элемента И и третьего элемента ИЛИ и с входом первого одновибратора, выход которого соединен с нулевым входом триггера режима и с первым входом четвертого элемента ИЛИ, выход четвертого элемента ИЛИ 35 через второй одновибратор соединен со входом сброса регистра распределения, выходы элементов И четвертой группы соединены с группой информационных входов регистра распределения, груп" 10 па выходов регистра сдвига соединена с первыми входами элементов И четвертой группы и с группой входов дешифратора режима, выход которого соединен с единичным входом триггера 45 режима, группа выходов регистра готовности соединена со вторыми входами элементов И четвертой группы, выходы одновибраторов группы соединены с группами входов сброса регистра готовности и регистра сдвига, выходы элементов И первой группы соединены с группой единичных входов регистра готовности, выходы элементов ИЛИ группы соединены со вторыми входами элементов И первой группы, выход третьего элемента, ИЛИ соединен со вторыми входами элементов ИЛИ группы, с первыми входами элементов И второй группы, кроме последнего, со вторым входом последнего элемента И второй группы и с первыми входами первого. и второго блоков элементов И, выход первого элемента И соединен со вторыми входами третьего и четвертого элементов ИЛИ и с первым входом четвертого элемента И, второй вход четвертого элемента И соединен со вторым входом третьего элемента И, со вторым выходом первого элемента И второй группы и через первый элемент задержки - с выходом последнего элемента И второй группы, выход третьего элемента И соединен с первым управляющим входом коммутатора, выход четвертого элемента И соединен со вторым управляющим входом коммутатора, первый информационный вход коммутатора соединен с информационным входом устройства, группы выходов кодов номера задачи количества процессоров буферного регистра соединены со вторым информационным входом коммутатора, группавыходов кода номера задачи буферного регистра соединена с третьими входами элементов И третьей группы, выход последнего элемента И второй группы соединен со вторыми входами первого и второго блоков, элементов И и через второй элемент задержки с тактовым входом буферного регистра, группа выходов кода номера задачи последнего регистра хранения группы соединена с группой входов первого блока элементов И, группа выходов кода количества процессоров последнего регистра хранения группы соединена с группой входов, второго блока элементов И, группа выходов второго блока элементов И соединена с группой информационных входов регистра сдвига и с первой группой информационных входов буферного регистра, группа выходов первого блока элементов И соедииена со второй группой информационных входов буферного регистра, выход первого элемента задержки соединен с тактовым входом последнего регистра хранения группы, группа выходов коммутатора соединена с первой группой входов первого регистра хранения группы, и вторая группа выходов коммутатора соединена со второй группой входов первого регистра хранения группы, выход второго элемента И соединен совторым входом второго элемента ИЛИи с входом третьего элемента задержки,выход которого соединен с третьим входом четвертого элемента ИЛИ,На чертеже приведена функциональная схема предлагаемого устройства.Устройство содержит распределитель1 импульсов, вход 2 распределителя 1,вход 3 запуска устройства, вход 4распределителя 1, выходы 5-7 раопредеолителя 1, элемент И 8, элемент И 9,элемент задержки 10, элемент ИЛИ 11,элемент ИЛИ 12, элемент ИЛИ 13,одновибратор 14, триггер режима 15,элемент ИЛИ 16, элемент И 17, группу 15элементов И 18, элемент задержки 19,дешифратор режима 20, одновибратор 21,элемент И 22, коммутатор 23, входы24-27 коммутатора 23, группы выходов28 и 29 коммутатора 23, группу регист.20ров хранения 30, блок элементов И 31,блок элементов И 32, регистр сдвига33, вход управления сдвигом 34 регистра 33, вход сброса 35 регистра 33,группу информационных входов 36 регистра 33, группу входов сброса 37регистра 33, группу элементов И 38,регистр распределения 39, группуэлементов И 40, группу информационных входов 41 устройства, регистр 30готовности 42 процессоров, буферныйрегистр 43, выход кода количествапроцессоров 44 регистра 43, выходкода номера задачи 45 регистра 43,элемент задержки 46, группу элемен- З 5тов ИЛИ 47, группу элементов И 48,регистр готовности 49, группу одновибраторов 50, группу информационных выходов 51 устройства.В исходном состоянии все элементы 40памяти устройства находятся в нулевомсостоянии, кроме регистра готовностипроцессоров 42, установленного вединичное состояние.Формирование очереди заявок в 45регистрах 30 группы осуществляетсяпосле приведения устройства в рабочее состояние по сигналу пуска, поступающему на вход 3.С выхода элемента ИЛИ 13 снимаетсянулевой сигнал (регистр 33 находитсяв нулевом состоянии), при этом воткрытом состоянии находятся элементыИ 22 и 8. Кроме того, при наличиинулевоГО сигнала на выходе элемента 55ИЛИ 13 на выходе элемента ИЛИ 12присутствует единичный сигнал. Этимсигналом открываются элементы И 18 группы, блоки элементов И 31 и 32,а через элементы ИЛИ 47 - элементыИ 48 группы.Одновременно с сигналом пускана вход 26 устройства поступает заяв"ка и под воздействием управляющегосигнала записи код количества процессоров с выхода 28 и код номера задачис выхода 29 коммутатора 23 записывается в первый регистр 30, При этом единичным сигналом с выхода элемента И 22,поступающего на вход 25 коммутатора23, обеспечивается прохождение заявкис входа 25 на выходы 28 и 29 коммутатора 23,Под воздействием управляющегосигнала с выхода 7 распределителячерез элементы И 18 группы и элементИ 22 осуществляется управление записыбзаявок в регистры 30 группы, в которых Формируется очередь заявок нарешение задачи. Это происходит следующим образом.Записанная в первый регистр 30заявка по тактовым импульсам с выходов существующих элементов И 18 перемещается в последний регистр 30 группы. По каждому очередному тактовомуимпульсу записи в первый регистрхранения 30 группы может помещатьсяновая заявка с выхода 26 устройства,как описано. При этом для заявок,находящихся в очереди, реализуетсядисциплина обслуживания очереди поалгоритму "первым пришел - первымобслужен".В очередном такте(после заполненияпоследнего регистра 30) сигнала записипервая поступившая заявка выбираетсяна обслуживание из последнего регистра 30.Через открытые элементы И блока31 код количества процессоров записывается в регистр 33 совместно скодом номера задачи, поступающимчерез открытые элементы И блока 32,в регистр 43. Элементы И блоков 31и 32 и регистр 43 при этом стробируются сигналом записи с выхода последнего элемента И 18. Наличие элементазадержки 19 в цепи управления записьюв регистры 30 группы позволяет обеспечить завершение записи в регистры 33и 43 до того, как изменяется состояние очереди (осуществляется сдвигзаявок в очереди),ФТаким образом, после выбора заявкина обслуживание (т.е. записи в ре"гистр 33 кода процессоров) в регист" рах 30 группы сформируется очередь заявок на решение задачи, а в регистре 43 записывается копия всей заявки, которая выбрана на обслуживание. Одновременно с реализацией Функций формирования очереди и отслеживания ее. состояния в устройстве осуществляется отслеживание состояния процессоров.Сигналы готовности процессоров к решению задачи поступают на входы регистра 42, состояйие которого определяется состоянием процессоров. Если процессор свободен, то соответствующий емУ разряд в регистре 42 уста навливается в единичное состояние, в противном случае - нулевое. Управление записью в регистр 42 осуществляется сигналом с выхода 7 распределителя 1 (на схеме условно ие показа ио). Таким образом, содержимое регистра 42 динамически изменяется в процессе работы устройства.Как описано, в начале работы устройства элементы И 48 находятся в открытом состоянии и сигналы готовности процессоров с выходов регистра 42 через элементы И 48 записываются в регистр 49.Особенностью функции отслеживания 30 состояния процессоров является тО, что перевод процессора.из состояния11 1 "свободен" в состояние занят может произойти в результате выполнения функции выделения процессоров задаче, а освобождение процессора может произойти в любое время работы устройства. Поэтому содержимое регистра 49 должно отражать состояние процессоров к моменту выделения 40 процессоров задаче.Таким образом, к моменту начала выполнения функции распределения процессоров устройство характеризуется следующим состоянием.В регистре 33 записан код количества процессоров, необходимьк для решения задачи, в регистре 49 - код состояния процессоров, в регистре 43 - копия заявки, выбранной на обслу 50 живание, в регистре 30 - очередь заявок на решение .задачи. Далее устройство реализует функцию распределения процессоров выбранной задаче.1В зависимости от количества требуемых процессоров для решения задачи устройство работает в одном из двух режимов. "обслуживание заявок в порядке поступления или обслуживание заявок по круговому циклическому алгоритму.Суть работы устройства в этих режимах состоит в следующем.Как было отмечено, выбор того или иного режима работы устройства определяется количеством процессоров, которое требует задача для своего решения. При этом обслуживание заявок в порядке поступления поедполагает то, что заявка, выбранная для обслуживания, остается на обслуживании в течение времени поиска и выделения процессоров в требуемом количестве. В этом режиме задача может получить необходимое количество процессоров для решения без ожидания освобождения достаточного количества процессоров, если в устройстве есть необходимое количество свободных процессоров, и с ожиданием, когда по мере освобождения процессоров они назначаются задаче. Для работы устройства в этом режиме характерно совмещение функций распределения и выделения процессоров задаче,При обслуживании заявок по круговому циклическому алгоритму функции распределения и выделения процессоров. задаче разделены. Это обусловленц тем, что для задачи, выбранной на обслуживание, осуществляется один цикл распределения процессоров. По результатам этого распределения устройство реализуют либо функцию выделения процессоров задаче, если попытка оказалась успешной (все необходимые процессоры могут быть выделены задаче), либо заявка возвращается в конец очереди для последующих попыток распределения (в устройстве не оказалось достаточного количества свободных процессоров).Работа устройства в этих случаяхсостоит в следующем.После записи кода количества процессоров в регистр 33 на выходе элемента ИЛИ 13 устанавливается единичный потенциал. По этому сигналу закрывается элемент И 22 и запрещается запись заявок со входа 26 устройства в регистры 30.Единичный сигнал с выхода элемента ИЛИ 13 запрещает формирование единичного сигнала на выходе элемента ИЛИ 12. При этом закрываются элементы И. 18 группы и запрещаетсяпрохождение сигнала записи черезэти элементы. Кроме того, одновременно закрываются элементы И блоков 31и 32 и запрещается выбор заявок наобслуживание из последнего регистра 30.Через элементы ИЛИ 47 закрываютсяэлементы И 48 и в регистре 49 запоминается состояние процессоров на моментначала распределения процессоров. 10В режиме обслуживания заявок впорядке поступления на выходе дешифратора 20 формируется единичный сигнал, устанавливающий триггер 15 вединичное состояние, 15С выхода триггера 15 единичнымсигналом через элемент 11 ЛИ 16 открываются элементы И 40, а через элементы ИЛИ 47 - элементы И 48. Единичныйсигнал с выхода триггера 15, посту"пая на вход 2 распределителя 1,разрешает прохождение сигнала сдвигана выход 5 распределителя 1 и далеена вход 34 регистра 33.Под воздействием сигнала сдвига 25в регистре 33 осуществляется кольцевой циклический сдвиг кода количествапроцессоров с целью поиска свободныхпроцессоров и назначения их задаче.В режиме обслуживания заявок впорядке поступления функции распределения и выделения процессоров задачесовмещены. Это реализовано следующимобразом.Элементы. И 48 находятся в открытом35состоянии, поэтому в регистре 49 динамически отслеживается состояние процессоров, которое фиксируется в регистре 42.. Кроме того, элементы И 38 находятся 40также в открытом состоянии, что позволяет единичным сигналом с выхода, регистра 39 перевести соответствующийпроцессор в состояние "занято",Процесс выделения цроцессоров задаче в этом режиме происходит следующим образом.На входы элементов И 38 поступаюткод количества процессоров с выходов регистра 33 и код состояния процессоО ров с выходов регистра 49. Появление единичного сигнала на выходах элементов, И 38 свидетельствует о том что соответствующий процессор свободен и может быть выделен задаче, 55Единичными сигналами с выходов эле-.ментов И 38 устанавливаются в единичное состояние соответствующие выделя,емым процессором разряды регистра 39 С выхода регистра 39 единичные сигналы через открытые элементы И 40 переводят процессоры в состояние занятоПри этом в нулевое состояние устанавливаются разряды регистров 33 и 49,соответствующие выделенным процессорам, единичными сигналами с соответствующих выходов регистра 39 через одновибраторы 50. Одновременно с этим в регистре 42 также снимается сигнал готовности соответствующих процессоров.Процесс поиска свободных процессоров путем кольцевого циклического сдвига содержзщого регистра 33 осуществляется до тех пор, пока задаче не будут выделены все требуемые процессоры, Завершается этот процесс в том случае, когда в регистре 33 все разряды установлены в нуль.При этом с выхода элемента ИЛИ 13 выдается нулевой сигнал, по которому. на выходе одновибратора 14 Формируется единичный сигнал и триггер 15 устанавливается в нулевое состояние и одновременно с этим через элемент ИЛИ 11 и одновибратор 21 в нулевое состояние устанавливаетсярегистр 39.Такое состояние устройства соответствует начальному режиму работы, когда устройство реализует функции Формирования и отслеживания состояния очереди и процессоров. При этом регистры 33 и 39 и триггер 15 находятся в нулевом состоянии, в регистрах 30 группы сформирована очередь заявок на решение задачи, элементы И блоков 38 закрыты и про-, цессоры отключены от выходов регист-. ра 39, элементы И 22, И 19 группы, И 31 и 32 блоков, группы элементов, И 48 находятся в открытом состоянии при этом в регистрах 49 и 42 динамически отслеживается состояние про-. , цессоров, а устройство формирует сигнал записи, который управляет продвижением заявок в очереди до момента выбора на обслуживание очередной заявки, т.е. записи кода количества процессоров в регистр 33;Далее устройство работает в режиме обслуживания заявок в порядке поступления или по кольцевому циклическому алгоритму в зависимости от количестватребуемых процессоров дпя решения задачи.Работа устройства в режиме обслуживания заявок по кольцевому циклическому алгоритму состоит в следующем,После записи кода количества процессоров в регистр 33 и копии заявки в регистр 43 элементы устройства находятся в следующем состоянии.На выходе элемента ИЛИ 13 устанав О ливается единичный сигнал, по которому закрываются элементы И 22 и И 18, блоки элементов И 31 и 32 и элементы И 48 аналогично рассмотренному. На выходе дешифратора 20 единичный сиг нал не формируется и триггер 15 остается в нулевом состоянии, Поэтому в регистре 49 сохраняется состояние процессоров на момент начала распределения, а динамическое отслеживание 20 состояния процессоров осуществляется в регистре 42.Единичный сигнал с выхода элемента ИЛИ 13 поступает на,вход 4 распределителя 1, а нулевой сигнал с триггера 25 15 на вход 2 распределителя 1. При этом на выходе 6 распределителя 1 появляется сигнал.По этому сигналу в устройстве возможны две альтернативы: или выделить зО процессоры задаче, или возвратить заявку в конец очереди (в первый ре-, гистр 30 группы) для повторной попытки обслуживания.Выделение процессоров производится,35 на основании предварительного распределения процессоров.Сигнал с выхода 5 распределителя 1 поступает на вход 34 регистра 33. Под0 его воздействием осуществляется кольцевой циклический сдвиг содержимого этого регистра с целью поиска и распределения свободных процессоров. Информация о состоянии процессоров45 на момент началя распределения хранится в регистре 49. Аналогично описанНому производится установка в единичное состояние соответствующих распределенным процессорам разрядов регистра 39, Однако элементы И 40 закрыты и выделения процессоров задаче не происходит, т.е. в регистре 39 фиксируется результат проведенного распределения процессоров.В процессе распределения произ 55 водится только один цикл сдвига кода количества процессоров в регистре 33. Если за один цикл распределения все необходимые процессоры задаче могутбыть представлены, то по сигналу свыхода 6 распределителя 1 на выходеэлемента И 8 Формируется единичныйсигнал, по которому производитсявыделение процессоров по результатамраспределения,С выхода элемента И 8 единичныйсигнал через элемент ИЛИ 16 открываетэлементы И 40 и разрешается выделениепроцессоров аналогично рассмотренному .для режима обслуживания заявок в по-,рядке поступления.Задержанный на элементе задержки10 (на время выделения процессоров)единичный сигнал через элемент ИЛИ 11и одновибратор 21 поступает на входсброса регистра 39 и устанавливаетего в нулевое состояние.Поскольку в регистре 33 нетединичных разрядов (все процессорыв результате распределения могутбыть выделены задаче), то одновременно на выходе элемента ИЛИ 13 устанавливается нулевой снгнал, по которому запрещается прохождение сигнала с выхода распределителя 1 нарегистр 33. Кроме того, этот сигналявляется открывающим для прохождениясигнала через элемент И 8, Остальныепроцессы, протекающие в устройствепо устрановлению нулевого потенциалана выходе элемента ИЛИ 13, рассматривались,После выполнения функции выделения процессоров устройство переходитк обслуживанию следующей заявки изочереди.Работа устройства в случае, когдапосле выполнения цикла распределенияпроцессоров группы не все необходимыепроцессоры могут быть выделены задаче (в этом случае заявка возвращается в конец очереди), состоит вследующем. После выполнения цикла распределения в регистре 33 остаются единичнье разряды. На выходе элемента ИЛИ 13 нулевой сигнал не формируется и по сигналу,поступающемус выхода 6 распределителя 1, на выходе элемента И 9 формируется единичный сигнал. Этим сигналом открывается элемент И 17, а через элемент ИЛИ 12 открываются элементы И 18, И 31 и 32 блоков, разрешая прохождение одного такта сигнала с выхода 7 распределителя 1. Одновременно единичнымигналом с15выхода элемента И 9 устанавливается в нулевое состояние регистр 33 и через элемент ИЛИ 11 регистр 39.При этом заявки в очереди перемещаются в направлении от первого регистра 30 к последнему. Очередная заявка выбирается на обслуаивание, а из регистра 43 копия заявки,1095181 16возвращаемой в очередь, поступаетна вход 27 коммутатора 23 и записывается в первый регистр 30 группы.Далее устройство реализует выбраннуюна обслуаивание очередную заявку.Применение изобретения позволяетуменьшить время обслуживания срочных заявок,