Устройство для вычисления обратной величины

СООЗ СОВЕТСНИХСОЦИАЛИСТИ 4 ЕСНИХРЕСПУБЛИН 12624 594 С 06 Р БРЕТЕНЬСТВУ 24 быт инф ныи униарст ины, содертр, блок и запрета, преобразоа в прямой о СССР1969.СССР1976.НИЯ ОБельств7/52,ьство7/38,ЫЧИСЛЕ в по- воич 1 ил. сО цифр оже относится е с 3 УДАРСТВЕННЫЙ НОМИТЕТ ССС ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫ ОПИСАНИЕ ТОРСКОМУ СВИДЕТЕЛ(54) УСТРОЙСТВО ДЛЯ ВРАТНОЙ ВЕЛИЧИНЫ(57) Изобретениевой вычислительной техн ь использовано в управляющих иормационно-измерительных система Цель изобретения - повышение точнос ти устройства. Поставленная цель достигается тем, что устройство для вычисления обратной велич жащее три сумматора, регис элементов ИЛИ, элементы И схему сравнения, содержит ватель дополнительного код код с соответствующими связями. В устройстве использовано представление входных и выходных величин следовательном энакоразрядном д ном коде с цифрами (-1, О, 1 .12624 77 Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных иуправляющих системах,Целью изобретения является повышение точности.На чертеже представлена схема устройства для вычисления обратной величини,Устройство для вычисления обратной величины содержит регистр 1,сумматоры 2 и 3, блок 4 элементов ИЛИ,сумматор 5, знаковый разряд 6 сумматора 5, преобразователь 7 дополнительного кода в прямой код, схему 8сравнения, элемент 9 запрета, элемент И 1 О, информационные входы 11и 12 устройства, тактовые входы 13и 14 устройства, выходы 15 и 16 устройства.Регистр 1, сумматоры 2 и 3, преобразователь 7 дополнительного кодав прямой код, схема 8 сравнения имеют (п+1) двоичный разряд (и - разрядность аргумента и результата беззнака).Сумматор 5 и блок 4 элементов ИЛИимеют (и+2) двоичных разряда,В качестве сумматоров 2, 3 и 5используются накапливающие сумматоры, работающие в дополнительном коде.Суммирование в третьем сумматоре 5производится с задержкой эа счет применения в его регистре двухтактныхтриггеров. На входах 13 и 14 появляются два сдвинутые один относительно другого на треть периода прямоугольные импульсы напряжения с амплитудой, соответствующей уровню со скважностью около "6". Первый изимпульсов (вход 13) сдвинут во вре,мени на треть периода по отношениюк моменту появления импульсов на входах 11 и 12,И1 О из трех тактов.В первом такте каждого -го циклана входы 11 и 12 устройства поступа ет очередной разряд операнда (операнд поступает, начиная со старшихразрядов). При этом, если сигнал поступает на информационный вход 11,это свидетельствует о том, что оче редной разряд операнда равен "111,Если сигнал йоступает на вход 12,очередной разряд аргумента .равен "1",Если же сигнала иет ни на одном йзвходов 11 и 12, очередной разряд опе ранда численно равен "О". В зависимости от сигнала, поступившего навходы 11 и 12, содержимое второгосумматора 3 прибавляется или вычитается из содержимого третьего сумма тора 5 со сдвигом на один разряд влево, Кроме того, к содержимому первого сумматора 2 прибавляется прямойили дополнительный код содержимого Для представления операнда Х и результата у = 1/Х применяется избыточная симметричная двоичная система счисления с циФрами 1, О, 1 .Устройство работает в соответствии со следующим алгоритмомБ = 2 К, - 27 Х1 -1 -1 1Х =Х +Х 211, если Я,-Х,У. = О, если -Х;И с Хф1, если 111;Х,к, =и- гх, (1=1,2, ),где Х - очередная циФра операнда;1Х, - содержимое сумматора 2 в1-и цикле вычислений;У, - очсредная цифра результата;5 У; - содержимое сум,атора 3 в 1-мцикле вычислений;К - содержимое сумматора 5 к на 1-1чалу х-го цикла вычислений;- содержимое сумматора 5 в1-м цикле вычислений.Устройство работает следующим образом.Исходное состояние: И, = 0,5;Х, = У = О. На величину аргумента 5 накладываются ограничения". 2Х(сВ начальном состоянии в и-и разряде регистра 1 записана "1", в остальных разрядах - "0". Кроме того, 20 в и - й разряд сумматора 5 занесенаего остальные разряды - в "0 .Обратная величина исходного операнда вычисляется за несколько циклов, один цикл дает один разряд результата. Число циклов выбираетсяв зависимости от требуемой точностирезультата. Так как результат рациональное число, он не имеет конечного(и+2)-разрядного представления в дво ичной системе. Учитывая, что аргументХ подается округленным до и разрядов,число верных знаков результата такжеи, а получается оп с задержкой надва разряда, поэтому окончательныйрезультат формируется за (и+2) циклов вычисления, Каждый цикл состоитрегистра 1. Это осуществляется самими входными сигналами (если они "1" или - "1"), поступающими на управляющие входы сумматоров 2 и 3, В результате в третьем сумматоре 5 обра зуется значение И , а в первом сумматоре 2 - значение Х . Содержимое третьего сумматора 5 поступает на вход преобразователя 7, который пре - образует дополнительный код в прямой,0 если на его управляющем входе уровень, соответствующий "1" в знаковом разряде 6 третьего сумматора 5. И, наоборот, при уровне соответственно "О" на управляющем входе преобразо ватель 7 не меняет содержимого разрядов, пропуская их на свой выход.а далее на вход схемы 8 сравнения.На ее второй вход поступает всегда положительный код с первого суммато ра 2. Если содержимое первого входа больше содержимого второго на выходе схемы 8 сравнения появляется уровень. К началу второго такта информационные сигналы со входов 11 и 12 снимаются.Во втором такте по сигналу, поступившему на вход 13, производится выдача информации на выходы 15 и 16 устройства. При этом, если еди ничный сигнал появится на выходе 15, то значит очередной разряд результата равен "1", если на выходе 16 - то - , а если же не появится ни на одном из выходов 15 или 16, то очередной разряд равен О. Это выявляют элементы 9 и 10 по сигналам от знакового разряда 6 третьего сумматора 5 и от схемы 8 сравнения.По единичному сигналу с выхода 15 )0 в 1-й разряд второго сумматора 3 прибавляется "1" и производится выдача дополнительного кода с первого сумматора 2 через блок 4 на вход третьего сумматора 5. По единичному сигналу с выхода 16 из -го разряда второго сумматора 3 вычитается единица, что осуществляется приемом дополнительного кода иэ регистра 1, а также производится выдача прямого кода первого сумматора 2 через блок 4 на вход третьего сумматора 5. В итоге во втором такте во втором сумматоре 3 образуется код У , а по окончании второго такта (так как суммирование в третьем сумматоре 5 производится с задержкой) в сумматоре 5 формируется величина К;. В третьем такте по сигналу, поступающему на вход 14 устройства, производится сдвиг влево на один разряд содержимого третьего сумматора 5 и сдвиг на один разряд вправо содержимого регистра 1. Этим самым величина К, удваивается, а в регистре 1- (+ ) готовится новая константа 2 для следующего цикла.В результате выполнения (и+2) циклов на выходы 15 и 16 устройства последовательно разряд за разрядом (начиная со старших) выдается значение обратной величины исходного операнда, причем за счет оптимального выбора порогов оценочной функции М; ошибка округления на каждом цикле в 2-3 раза меньше, чем у известного устройства. Причем это относится и к последнему циклу, который завершает формирование результата. Результат получается симметричнс округленным.Формула изобретенияУстройство для вычисления обратной величины, содержащее регистр, три сумматора, блок элементов ИЛИ, схему сравнения, элемент запрета и элемент И, причем информационные выходы первого и второго сумматоров соединены со сдвигом на один разряд в сторону старших с соответствующими входами блока элементов ИЛИ, выход которого подключен к информационному входу третьего сумматора, выход знака которого соединен с управляющим входом элемента запрета и с первым входом элемента И, выходы которых соединены соответственно с первым и вторым выходами устройства,входами разрешения выдачи дополнительного и прямого кодов первого суммато(Ра,входапы разрешения приемапрямого и дополнительного кодов второго сумматора,второй вход элемента И соединен с первым информационным входом элемента запрета и с первым тактовым входом устройства, второй тактовый вход которого соединен с тактовым входом третьего сумматора и с входом разрешения сдвига регистра, выход которого соединен с информационными входами первого и второго сумматоров, входы разрешения приема прямого и дополнительного кодов первого сумматора соединены соответственно с входами разрешения выдачи дополни262477 6 б Составитель А. Клюев олкова Техред Л.Сердокова Корректамб орск ая дакт Заказ 5428/46 ВНИИ п 113035, Тираж 671 П Государственного комитета делам изобретений и открытии осква, Ж, Раущская наб., одписноеСССР 5 роизводственно-полиграфическое предприятие, г. Ужг ул. Проектная, 4 тельного и прямого кодов второго сумматора, первым и вторым информационными входами устройства, третий входэлемента И и второй информационныйвход элемента запрета соединены с выходом схемы сравнения, о т л и ч а -ю щ е е с я тем, что, с целью повышения точности, оно содержит преобразователь дополнительного кода впрямой код, причем информационный выход и выход знака третьего сумматорасоединены соответственно с информационным входом и входом разрешенияпреобразования преобразователя дополнительного кода в прямой код, выходкоторого соединен с первым входомсхемы сравнения, второй входкоторой соединен с выходомпрямого кода первого сумма- О тора.