Запоминающее устройство

.С.Боло с, 67.62,ОСУДАРСТВЕННЫЙ НОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТ Н А ВТОРСНОМУ СВИДЕТЕЛЬСТВ(57) Изобретение относится к вычислительной технике, в частности к технике запоминающих устройств, и можетбыть использовано в устройствах обработки информации для изменения последовательности следования сигналовв алгоритмах преобразования Фурье.С целью повышения быстродействия устройство дополнительно имеет синхроизатор и четыре регистра, которыеозволяют уменьшить время измененияледования элементов входной послеовательности чисел. 2 ил..быть использовано в устройствах обработки инФормации, например, дляизменения последовательности следования сигналов в алгоритмах преобразования Фурье.1 ель изобретения - повышение быстродействия устройства. 10На фиг. 1 приведена функциональная схема предлагаемого устройства;на фиг. 2 - временные диаграммы,поясняющие его работу,Устройство содержит синхронизатор 1, коммутатор 2, триггер 3, элемент И 4, счетчик 5, блоки 6 и 7 памяти, регистры 8-12, пьину 13 управления и шину 14 сброса.Регистр 9 выполнен ца двух последовятельно соединенных регистрах.Устройство работает следующим образом.Последовательности чисел аЬ,а,Ь,а ,Ь,я ,ЬаЬ,-, а,ЪаЬ 5а ,Ъя поступают на информационныйвход (Вх.2) устройства, цячиная снекоторого числа. На вход (Вх.1)устройства подается код величины задержки, определяьсций глубину переком- ЗОпоповки элементов последовательности,например .=ь. На шину 14 сброса поступает сигнал, устянавливяющии триггер 3 и управляемый им коммутатор 2в ь -.ходцое состояние,. Исходное состояьнис коммутатора 2 заключается в подключении первого и второгосоотвел ствеццо к его первому и второму выходам, Кроме того, через элемент И 4 сигнал сброся обеспечиваетприем з счетчик 5 кода. На входсинхронизатора 1 поступает сигналтипа меяцдрь. Синхронизатор 1 выря -батывает сигналы 1 еж. Рвь, ПР Раьо,зПр Р 3, Пр Р, поступающие соответственно на синхровходы регистров 812, входы запись/чтение блоков 6 и7 памяти и на счетный вход счетчика5, Эти сигналы (фиг. 2) получены из50входного сигнала синхронизатора 1 путем задержки ня логических элементах(повторителях., инверторах). Временные диаграммы (фиг, 2)позволяют проследить работу устройства. 55Входная последовательность чисел поступает на информационные входы регистров 9 и 10 и принимается в регистры по сигналам Пр Р эи Пр Рсоответственно. При этом на выходахрегистров 9 и 10 считываются соответственно последовательности чиселяь,я,яэ,а 4 ая,аав и ЬЬ,ЬэЬЬЬ,Ь ,Ь. Вторая последовательность чис.ел записывается в первыйблок 6 памяти, Блок 6 под действием приходящих на его адресный входсигналов Адр (с выхода счетчика 5)и на вход запись/чтение сигналаЗп/Чт (с выхода синхронизатора 1)реализует функцию задержки, обеспечивая считывание указанной последовательнссти через четыре такта с момента ее поступления на его вход.Считанная последовательность чиселпринимается в регистр 11 по сигналуПр Р 3, К моменту 1, появления на выходе регистра 11 числа Ь, счетчик5 принимает па счетный вход=ь перепадов О/" сигнала СиСч (нячинаяс момента установки счетчика 5 сигналом Сбр) и вырабатывает сигналсчитывания, под действием котороготриггер 3, работающий кяк Т-триггер,изменяет свое состояцпе ця инверсцое.При этом сигнал Упр,К,. поступающий с вььхода триггера 3 ня упразляьОщий вход коммутатора 3 вызываетего и.:.реключение, в рея ьтяте кото 1:огс первый и второй входы окязььвяются подключенными соответственнок второму и перэому его выхоцям,Указанное переключение коммутатора 2 обеспечивает поступление няинформационный вход второго блока 7памяти последовательности я,я ,аа до момента времении в . оследовя -" ельцости Ь,ЬЬ,Ь , считанной свыходя регистра 11 после момента 1Второй блок 7 пямяти, работающийяняло ично первому блоку 6 памяти,зяцерживяет поступающую ця его иц -формационцый вход последовательностьня,ь:=4 такта, которая далее принимается в регистр 8 (по сигналу ПрРу)и с его выходя поступает на второйвход регистра 12,Через второй выход коммутатора2 на первый вход регистра 12 посту -пяют последовательность чисел яя,яяя. (до момента времени 1,)и Ь;,Ь 6,Ь.ьЬВ (после момента 1,). Регистр 12 является сдвигозым. По сигналу Пр Р ,в него записывается информация в-нечетные разрядычерез первый вход и в четные разрядь через второй вход, выходная информация снимается с нечетных выходов регистра .12.Следовательно, по сигналу Пр Р аы на выходе устройства считываются. элементы последовательности ааг,а,а ЪЬ, ЬЬ а по сигналу С,Р, с учетом сигнала режима Реж Р ,осуществляется сдвиг содержимого регистра 12 на один разряд и на выходе считываются элементы последовательности а ааЬЬ ,Ь.,Ъ, . Таким образом, на выходе устройства считывается последовательность ааа а агазав,а 4,Ь,Ь,ЪБ,Ь,ЬЬзЬ 8,ЬКоммутатор 2 имеет поразрядную однородную структуру. Каждый разряд коммутатора 2 реализуется на элементах И и ИЛИ.Счетчик 5 изменяет свое состояние е приходом на счетный вход сигнала СИС (перепада "О/"). Сигнал считывания вырабатывается гри нулевом состоянии счетчика 5 и перепаде сигнала 25 ССг "1/О", Сигнал считывания через элемент И 4 обеспечивает прием в счетчик 5 кода . Выход счетчика 5 принимает значение состояния счетчика по герепаду 1/О" сигнала Си. Сигнал Си 1 является сдвинутым па фазе сигналом СиСч и обеспечивает выработку адреса Адр.По сравнению с известным устройством предлагаемое позволяет умень 35 шить время изменения следования элементов входной последовательности чисел, что находит применение при реализации алгоритмов преобразования Фурье,вторым входом, и шину управления,о т л и ч а ю щ е е с я тем, что,с целью повышения быстродействияустройства, в него введены синхронизатор, второй, третий, четвертыйи пятыг регистры и коммутатор, вы хад которого соединен с вторым входам второго блока памяти, третийвход второго блока памяти соединенс первьм выходом синхронизатора,второй и трстпй выхадь которого соединены с первым и вторым входамивторого регистра, третий вход второ го регистра ягляется вторым пнформациспь входом устройства, выход второго регистра саедиген с пергым входам коммутатора, первып вхац третьего регистра соедипеп с третьим зходом второго регистравторой вхсдкоторого соединен с трет.пм выходомс 1 храпзатара выход трет его регистра сасдппеп с вторым входом перВас блока 1 аьятп Бьхад катаэагасаедппеп с перьым входам четвертогорегистра, второй вход которого соединен с четвертым выходам спнхрапп -затора, выход псгвсртсга регистрасоединен с вторым входом коммутатора, третий иха;, ко гсрага соединен сВторым выхаам триггсра, третий вхоцтр 4 гера саедпеп с зтсрым выходамсчетчика, в горой вход псрвага регистра и пергый зхад пятага регистра соединены соответственно с пятым и шесГым Выходами сехранизатара хадкоторого соединен с глиной управления, второй вход пятого регистра соединен с вторым выходом коммутатора,выход первого регистра соединен стретьим входом пятого регистра, выходкоторого является выходам устройства,ЗО 45 Формула изобретенияЗапоминающее устройство, содержащее первый блок памяти, первый вход которого соединен с первым выходом счетчика и с первым входом второго блока, памяти, элемент И, первый вход которого соединен с первым входом триггера и шиной сброса, второй вход элемента И соединен с вторым выходомсчетчика, первый вход которого является первым инФормационным входомустройства, второй вход счетчикасоединен с выходом элемента И, выход второго блока памяти соецинен спервым входом первого регистра, первый выход триггера соединен с его