Динамическое оперативное запоминающее устройство

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИРЕСПУБЛИН 4 С 11 С 11/О ПИСАНИЕ ИЗОБРЕТЕАВТОРСКОМУ СВИДЕТЕЛЬСТВУ 1982,Е ЗАПОМИ-ль ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(22) 1082 (46) 23.05.86. Бюл. В 19 (72) Ю.П.Кудреватых (53) 681.327.6(088.8) (56) Авторское свидетельство У 1019493, кл, С 11 С 11/00, (54) ДИНАМИЧЕСКОЕ ОПЕРАТИВНОНАЮЩЕЕ. УСТРОЙСТВО (57) Изобретение относится к вычиолительной техники, в ча к запоминающим устройствам д ческого типа, и может быть и вано в цифровых вычислительных машинах, системах сбора и обработки данных, системах отображения информации Целью изобретения является повышение надежности устройства, Устройство содержит блок памяти и контроллер ре генерации, который содержит ключ, элемент 2 ИЛИ-НЕ, генератор импульсов, триггер, таймер и счетчик, Контроллер регенерации обеспечивает регенерацию динамического запоминающего устройства в случаях, когда час та обращений ниже допустимой, 1 з, ф , 2 ил,1233213 3ьриод оаращения в М И раз меньше периода регенерации (М - число строкнакопителя, например, 128 у 565 РУЗ;Ч - число групп накопителей) при условии обращения к данному ЗУ или период обращения в М раз меньше периода регенерации при условии обращенияк другим ЗУ, импульсы обращения проходят через элемент 2 ИЛИ-НЕ 4, открыО вают транзистор таймера конденсаторКС-цепи периодически разряжается инапряжение на нем не превышает пороговое, таким образом, таймер 7 не вырабатывает импульс установки триг 5 гера 6 и сигнал с прямого выходатриггера 6 устанавливает ключ 3 в состояние, при котором импульсы обращения поступают па ДЗУ 1, и регенерация и обращение к ДЗУ 1 осуществля 20 ется таким же образом, как и в известном устройстве. Инверсный сигналс выхода триггера 6 удерживает счетчик 8 в нулевом состоянии. Изобретение относится к вычислительной технике, в частности к запоминающим устройствам (ЗУ) динамического типа, может быть использовано в различных цифровых вычислйтельных машинах, системах сбора и обработки данных, системах отображения информации и является усовершенствованием устройства по основному авт.св. Ф 1019493.Цель изобретения - повышение надежности устройства.На фиг1 изображена структурная схема предлагаемого устройства, на фиг. 2 - структурная схема контроллера регенерации и пример конкретной реализации таймераУстройства содержит динамическоезапоминающее устройство (ДЗУ) 1 и контроллер 2 регенерации. Контроллер 2 регенерации содержит электронный ключ 3, элемент 2 ИЛИ-НЕ 4, генератор 5 импульсов, триггер 6,таймер 7 и счетчикк 8, Таймер 7представляет собой компаратор напряжения, выход которого является выходом таймера. На инверсный вход компаратора,подается пороговое напряжение с резистивнаго делителя 9 напряжения, а на прямой вход - экспоненциально возрастающее напряжение со средней точки последовательно включенной КС-цепи, вывод резистора которой подключен к источнику 10 питания, а вывод конденсатора 1 - кобщему проводу, Средняя точка этойРС-цепи подключена, кроме тога, кколлектору ключевого транзистора 12,эмиттер которого подключен к общемупроводу, а база через ограничительный резистор 13 - к выходу элемента2 ИЛИ-НЕ 4.Б качестве элемента 2 ИПИ-НЕ 4,триггера 6, счетчика 8, генератора5 могут быть использованы логические элементы интегральных микросхем,например, 564 серии. Электронныйключ 3 легко реализуется на ключахтой же серии, например 564 КТЗ, В качестве таймера 7 может использоватьсяинтегральный таймер КР 1006 ВИ 1 илион может быть реализован с использованием дискретных элементов и компаратора напряжения, например, 52 СЛЗ.У"тройство работает следующим образом. При частоте обращения, удовлетворяющей условию регенерации, т,е. пе 25При остановке процессора или вслучаях, когда частота поступлениясигналов обращения меньше чем необходимо дпя регенерации, кочденсатортаймера 7 успевает зарядиться до порогового напряжения, и при превышении порогового напряжения компаратортаймера вырабатывает сигнал, устанавливающий триггер 6 в состояние, соответствующее прохождению импульсов 35 с генератора 5 через ключ 3 на ДЗУи счетный вход счетчика 8, которыйв этом случае начинает счет, так каксигнал с инверсного выхода триггера6 разрешает счет. При поступлении 40 на вхоц счетчика 8 необходимого числа импульсов (число импульсов равночислу строк накопителя ДЗУс максимальным чиспам строк) сигнал с выхода счетчика 8 сбрасывает триггер 6 45 и.проходя через элемент 2 ИПИ-НЕ 4на таймер 7 переводит его в исходное состояние, разряжая через резистор 12 конденсатор 11. Ключ 3 перекгпочается и разрешает прохождение на 5 О цЗ. сигналов обращения, а инверстуныи сигнал с выхода триггера 6 запресчетчик 8,Таким образом, контроллер регенеЯ рации обеспечивает регенерацию ДЗУв режимах астапова в случаях, когдачастота обращений ниже допустимой,что повышает надежность устройства, 1233213Формула изобретения 1, Динамическое оперативное запоминающее устройство по авт.свУ 1019493, о т л и ч а ю щ е е с я 5 тем, что, с целью повьппения надежности, оно содержит контроллер регенерации, состоящий из элемента 2 ИЛИ"НЕ, генератора импульсов, триггера, счетчика, таймераи ключа, 10 первый вход которого является входом обращения устройства и соединен с первым входом элемента 2 ИЛИ-НЕ, второй вход ключа подключен к выходу ге- . нератора импульсов, а управляющий 15 ,вход ключа подключен к прямому выходу триггера, вход установки которого соединен с выходом таймера, вход которого соединен с выходом элемента 2 ИЛИ-НЕ, второй вход которого соеди нен с входом сброса триггера и выходом счетчика, счетный вход которого подключен к выходу ключа и является выходом контроллера регенерации, входсброса счетчика подключен к инверсному выходу триггера. 2. Устроиство по п, 1, о т л ич а ю щ е е с я тем, что таймер содержит компаратор напряжения, выход которого является .выходом таймера, источник порогового напряжения на резистивном делителе напряжения, к которому подключен инверсный вход койпаратора напряжения, прямой вход которого подключен к средней точке дифференциальной цепочки, один из выходов которой подключен к источнику питания, а другой - к общей шине, средняя точка дифференциальной цепочки подключена к коллектору ключевого транзистора, эмиттер которого соединен с общей шиной, а база - с одним выходом ограничительного резистора другой выход которого является входом таймера.1 2332 3 Составитель В.Гордоноваедактор О.Бугир Техред И.Гайдош Корректор М.Иаксимишинец аказ 2777 54 исноССР оиэводствен играфическое предприятие, г, Ужгород, у ктная, 4 Тираж 543 ВНИИПИ Государствен по делам изобретен 035, Москва, Ж-Э 5, РПодлого комитета Сй и открытийушская наб., д,