Многоканальное устройство для приема сигналов

(19) И 1 У 19 2 51)4 С о ен сователечиселод преВ 6нститут к ерми эяевскии,к арй аци тел А. (5 (5 ба с п с. 99 е,Борь1965,аци АвтоматМ,: ичес- Энери др.релятор3-126,(21) 3773174/24-24(71) Ордена Ленина инетики им. В,Н.Глушк(54)(57) 1, МНОГОКАНАЛЬНОЕ УСТРОЙСТВО ДЛЯ ПРИЕМА СИГНАЛОВ, содержащеесинхронизатор, выход которого соединен с управляющими входами преобразователя аналог-код и формирователя опорных сигналов, в каждом информационном канале накопителя, выходы которых соединены с соответствующими входами решающего блока,выход которого является выходом устройства, информационный вход преобразователя аналог-код является входом устройства, о т л и ч а ю щ ее с я тем, что, с целью повышениябыстродействия устройства, в неговведены в каждый информационный канал элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и фор-.мирователь последовательности нечетных чисел, выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с информационнымвходом формирователя последовательности нечетных чисел, выход которого соединен с входом накопителя,выход синхр низатора соедин управляющими входами формир последовательности нечетных информационных каналов, вых образователя аналог-код соед с объединенными первыми вход ментов ИСКЛЮЧАЮЩЕЕ ИЛИ инфор ных каналов, выходы формиров опорных сигналов соединены с ветствующими вторыми входами ментов ИСКЛЮЧАЮЩЕЕ ИЛИ инфор ных каналов,2. Устроиство по п. 1, о т л ич а ю щ е е с я тем, что решающий блок содержит компаратор, группы компараторов, группы коммутаторов и дешифратор, выходы:компараторов каждой группы соединены с первыми входами соответствующих коммутаторов одноименной группы и с соответствующими входами дешифратора, выходы каждой пары коммутаторов предыдущей группы соединены соответственно с первым и вторым входом компаратора последующеи группы компараторов и вторым и третьим входамикоммутатора последующей группы, выходы коммутаторов последней группысоединены с первым, вторым входамикомпаратора, выход которого соединенс последним входом дешифратора, пер -вый и второй входы компараторовпервой группы объединены соответственно с вторым и третьим входамикоммутаторов первой группы и являются входом решающего блока, выход дешифратора является выходом решающегоблока.Устройство работает следующимобразом.Процесс вычисления суммы квадратов разностей между принимаемым иопорными сигналами происходит эаФ тактов. В начале каждого такта40измерения (преобразования принимаемого сигнала в код) на выходе синхронизатора 2 формируется короткийимпульс, по переднему фронту которого происходит предустановка всехтриггеров (не показаны) формирователя 5 последовательности нечетныхчисел в единичное состояние, а позаднему фронту - запуск преобразователя 1 аналог-код и формирователя 3опорных сигналов. Одновременно с50этим на втором выходе синхронизатора 2 вырабатывается последовательность импульсов, которая действуетна всем протяжении такта измерения,тактируя работу преобразователя 1аналог-код, формирователя 3 опорныхсигналов и элементов 4- 4(последняя связь не показана),45 Изобретение относится к цифровойобработке информационных модулированных сигналов в реальном масштабевремени для определения их параметров и может быть использовано в системах связи и передачи данных.На фиг, 1 представлена блок-схемамногоканального устройства для приема сигналов на фиг. 2 - формирователь последовательности нечетныхчиселф на фиг. 3 - синхронизатор фна фиг. 4 - формирователь опорныхсигналов на фиг. 5 - решающий блок.Устройство (фиг. 1) содержит преобразователь 1 аналог-код, синхронизатор 2, формирователь 3 опорныхсигналов, элементы 4 - 4, ИСКЛЮЧАЮЩЕЕ ИЛИ, формирователи 5- 5 последовательности нечетных чисел, накопители 6 1 - 6, решающий блок 7.Формирователь (фиг. 2) последовательности нечетных чисел содержитдвоичный счетчик 8 и сумматор 9.Синхронизатор (фиг. 3) содержитгенератор 10 тактирующих импульсови счетчик 11,Формирователь (фиг, 4) опорныхсигналов содержит генератор 12 опорных сигналов и преобразователи аналог-код 13.Решающий блок (фиг. 5) содержиткомпараторы 14, коммутаторы 15 идешифратор 16,1 О15202530 В процессе измерения текущегоотсчета принимаемого сигнала с выхода преобразователя 1 аналог-кодсинхронно с тактовыми импульсамина первые входы элементов 4, - 4поступает унитарный код (пачка импульсон) текущего отсчета принимаемого сигнала, а на вторые входыэлементов 4 1 - 4 и синхронно с тактовыми импульсами с соответствующихвыходов формирователя 3 опорныхсигналов поступает унитарный кодтекущего отсчета соответствующегоопорного сигнала. При этом в каждомканале на выходе элемента 4 полу 1чается унитарный код, равный абсолютной разности между абсолютнымитекущими значениями принимаемогои опорных сигналов,По каждому импульсу, поступающему на вход формирователя 5; последовательности нечетных чисел, в немпроисходит счет нечетных чисел ипередача их кодов в накопитель 6,где коды нечетных чисел складываются с ранее накопленной суммой.Таким образом, в каждом тактеизмерения предлагаемый приемникобеспечивает одновременное выполнение операций получения абсолютныхразностей принимаемого и опорногосигналов в элементах 4, в , 4, суммирование в накопителях 6 - 6 кодовнечетных чисел для получения квадратов этих разностей и суммированиеполученных квадратов абсолютныхразностей,После и тактов измерений на выходах накопителей 6, - 6 получаются коды сумм квадратов абсолютных разностей между принятым и опорными сигналами Эти коды с выходов накопителей 6, - 6 поступают на решающее устройство 7, где определяется наименьший код, по которому происходит отождествление принятого сигнала с тем из опорных (возможно переданных) сигналов, для которого этот код наименьший,Формирователь 5, последовательности кодов нечетных чисел (фиг. 2)содержит двоичный счетчик 8 и сумчматор 9, причем выход счетчика 8соединен с вторым входом сумматора 9 начиная с второго разряда,а первый вход сумматора подключенк входу счетчика,Формирователь 5 работает сле 4дующим образом.Перед запуском приемника происходит предустановка всех триггеровсчетчика 8 в единичное состояние.При поступлении первого импульсас выхода элемента 4 в каждом канале происходит сброс всех триггеров,счетчика 8, в нулевое состояние изанесение единицы в первый разрядсумматора 9 , которая складываетсяс кодом нулевого состояния счетчика 8 и передается в накопитель 6,По каждому пришедшему следующемуимпульсу с выхода счетчика 8, снимается двоичный код, который посту-.пает на второй вход сумматора 9 на 1 фчиная с второго разряда, что обеспечивает операцию умножения кода надва. Одновременно с поступлениемкода на вгорой вход сумматора на первый вход (первый разряд) заноситсяединица, При этом по каждому импульсупришедшему на вход счетчика 81и на первый вход сумматора 9 наЭвыходе сумматора 9,; получается коднечетного числа, который складывается в накопителе 6 с ранее, накопленными кодами последовательностей нечетных чисел.Накопитель 6; выполнен в виде накапливающего сумматора.Синхронизатор 2 (фиг. 3) содержит последовательно соединенные генератор 10 тактирующих импульсов исчетчик 11 импульсов.Синхронизатор работает следующимобразом,Генератор 10 вырабатывает последовательность тактовых импульсов. Этиимпульсы поступают на вход счетчика 11, который делит частоту импульсов генератора на коэффициент, равный числу уровней квантования по амплитуде. Сигнал на выходе счетчика 11соответствует интервалу измерения.формирователь 3 опорных сигналов(фиг, 4) содержит генератор 12 опорных сигналов и преобразователи 13413 аналог-код, входы которых подключены к соответствующим выходам4 генератора 12 опорных сигналов, авыходы являются выходами формирователя 3 опорных сигналов. Вход генератора 12 опорных сигналов подключен к выходу счетчика 11 синхронизатора 2,Генератор 12 опорных сигналов(фиг. 4) запускается задним фронтомкороткого импульса, который форми 1 О руеч счетчик 11 (фиг, 3). Опорныесигналы с выхода генератора 12 поступают на преобразователи 13 -13аналог-код, которые преобразуютаналоговые опорные сигналы в диск 15 ретные сигналы, представленные вунитарном коде.Решающий блок (фиг5) содержитК ( К = Роуи -1, где 1 - число каналов) последовательно соединенных20 блоков, содержащих компараторы 14и коммутаторы 15. В каждомомблоке число компараторов и коммутаторов с точностью до целого числаравно О/2.25 Решающий блок работает следующимобразом.Коды накопителей 6 - б поступают на компараторы 14- 14 и ком-.мутаторы 15 1 - 15, которые пропускают код того накопителя, которыйв результате попарного сравнения оказался меньшим. Выходы компараторовкаждого блока и компаратора 14 последнего блока поступают на вход дешифратора 16 и представляют собой35закодированный номер накопителя, выходной код которого наименьший.На выходе дешифратора 16 получается возбужденное состояние шины,номер которой соответствует отождествляемому с принимаемым опорномусигналу. Таким образом, предложенное уст-45ройство обладает меньшим объемомоборудования и большим быстродействием. По сравнению с прототипомоно позволяет обрабатывать более высокочастотные принимаемые сигналыс одновременным выполнением операции преобразования и обработки,