Устройство для кодирования кода рида-соломона с нечетным простым основанием

ОП ИСАНЙЕ Союз СоветскихСоциалистическихРеспублик(23) Приорите Гасударственный кометеСовета Мнннотров СССРво делам нзооретеннйн открытнй) Дата опубликования описания ГОЛ.МВ(72) Авторы изобретения В. Афанасьев и А. А. Давь аявитель УСТРОЙСТВО ДЛЯ КОДИРОВАНИЯ КОДАРИДА-СОЛОМОНА С НЕЧЕТНЫМ ПРОСТЫМОСНОВАНИЕ.М Изобретение относится к электронным диск.ретным устройствам автоматики, телемеханики, вычислительной техники и связи и можетбыть использовано в системах передачи и хранения дискретной информации,Известно усгройство для кодирования кодаРида-Соломона с нечетным прэстым основанием, содержащее формирователь управляющихсигналов, выходы которого через вычислительный блок и непосредственно подключены к соответствующим входам блока изменения знака,выход которого подключен ко входу первоговентиля непосредственно, а ко входу вычислительного блока через второй вентиль, причемкс вторым входам первого и второго вентилейподклюЧены соответствующие выходы формирователя управляющих сигналов (11Однако известное устройство обладает низ.кой надежностью, что обусловлено сложностьювычислительного блока,Цель изобретения - повышение надежности устройства путем упрощения вычислительного блока.Для этого в устройство для кодированиякода Рида-Соломона с нечетным простым основанием, содержащее формирователь управляющих сигналов, выходы которого через вычислитвьный блок н непосредственно подключены 2к соответствующим входам блока изменения знака, выход которого подключен ко входу первого вентиля непосредственно, а ко входу вычислительного блока - . через второй вентиль, причем ко вторым входам первогои второго вентилей подключены соответствующие выходы формирователя управляющих сигналов, введен блок запоминания основания кода, при этом один из дополнительных выходов формирователя управляющих сигналов через блок запоминания основания кода подключен 0 к первому входу коррекции вычислительногоблока, ко второму входу коррекции которого подключен другой дополнительный выход фор мирователя управляющих сигналов. При этомвычислительный блок состоит из п разрядов, тЗ каждый из которых состоит из входного вычитателя, выход которого непосредственно и через элемент памяти подключен к одним входам выходного вычитателя, выход которого через вентиль подключен ко второму входу вхоД- ного вычитателя, причем другие входы выход-ного вычитателя являются соответственно первым и вторым входами коррекции, а второй вход вентиля - управляющим входом вычислительного блока; выходной вычитатель состоит иэ последовательно соединнных блока намял ти знака, вентиля и вычитателя из константы,10311 зуется разность А, которая поступает в элемент памяти 9 и запоминается в нем. Одновременно разность А", полученная. входным вычитателем 8 на предыдущем (1-1)-м такте, с выхода элемента памяти 9 проходит на вход 15 вычитаемое выходного вычитателя 10Работой выходного вычитателя 10 на 1-мл I-ае да упрале знак рзнст А;, который запоминается им на (1-1)-м такте. На выходе выходного вычитателя 10 на любом 1-м такте сдвига получается разность В в виде не отрицательного числа 0 в диапазоне от 20 нуля до (с 1-1), Сложение числа (-А", ) с числомэквивалентно сложению с нулем.Синхронизация процесса выдачи числаиз блока 6 в вычислительный блок 2 осушествляется сигналами, поступающими с выхода формирователя 1.На первом этапе работы устройства венти/ли 11 открыты, вентили 4 и 5 закрыты, и на вход устройства последовательно поступаютинформационные, символы а, а , а, частотой, равной такту сдвига. Количество инфор мационных символов к не должно превышатьвеличины (9-и). Информационные символы на первом этапе работы со входа устройства посту. пают на вход уменьшаемое входного вычитателя 8, причем на 1-м такте сдвига в вычисли тельный блок 2 поступает символ а. Первый этап работы устройства продолжается К тактов сдвига. После к-го такта в элементе памяти 9 записана разность А (где ги = 1, 2,и).Второй этап работы устройства продолжается п тактов сдвига. На этом этапе вентили 11 40 открыты, вентили 4, 5 закрыты. Информацияна вход устройства не поступает, поэтому на входе уменьшаемое входного вычитателя 8 в течение второго этапа присутствует нулевой символ. В остальном работа устройства на втором этапе эквивалентна работе на первом этапе, 45После (к + и) -го такта сдвига (считая отначала работы устройства), который является п-м (последним) тактом второго этапа, в элементе памяти 9 записана разность А (где гп = 1,2,и), На протяжении всего этапа вен тиль 5 открыт, а вентили 4 и 11 закрыты. Вентили закрыты на 1 такте этапа, а затем поочередно открываются, причем вентиль 11 открывается на (гп+ 1)-м такте третьего этапа и остается открытым до конца этапа. Блок 3 на третьем этапе устанавливается в такое состояние, что, если на информационныи вход постунпает д число х, то на выход блока 3 проходит число х для четкого такта и число (41-х) для нечетного такта, считая от начала третьего этапа, Так как в операциях по модулю о чис ло (1-х) эквивалентно числу (-х), то на треть 63при этом оба входа блока памяти знака являются управляющими входами, а вторые входы вычитателя из констаиты и вентиля соответственно - входами вычитаемое и уменьшаемое выходного вычитателя.На фиг. 1 представлена структурная электрическая схема предложенного устройства; на фиг. 2 - структурная электрическая схема выходного вычитателя.Устройство содержит формирователь 1 управляющих сигналов, выходы которого через вычислительный блок 2 и непосредственно подключены к соответствующим входам блока 3 изменения знака, выход которого подключен ко входу первого вентиля 4 непосредственно, а ко входу вычислительного блока 2 через второй вентиль 5, причем ко вторым входам вентилей 4, 5 подключены соответствующие выходы формирователя 1; блок 6 запоминания основания кода, при этом один из дополнительных выходов формирователя 1 через блок 6 подключен к первому входу коррекции вычислительного блока 2, ко второму входу коррекции которого подключен другой дополнительный выход формирователя 1.Вычислительный блок 2 состо из и разрядов 7, каждый из которь.х состоит из входного вычитателя 8, выход которого непосредственно и через элемент памяти 9 подключен к одним входам выходного вычитателя 10, выход которого через вентиль 11 подключен ко второму входу входного вычитателя 8, причем другие входы выходного вычитателя 10 являются соответственно первым и вторым входами коррекции, а второй вход вентиля 11 - управляюшим входом вычислительного блока 2. Выходной вычитатель 10 состоит из последовательно соединенных блока 12 памяти знака, вентиля 13 и вычитателя из константы 14, при этом оба входа блока 12 являются управляющими входами, а вторые входы вычитателя из константы 14 и вентиля 13 соответственно - входами 15, 16 вычитаемое и уменьшаемое выходного вычитателя 10.Работа устройства разбивается на четыре этапа.При подаче тактового импульса элемент памяти 9 выдает хранящееся в нем число на вход иходного вычитателя 10. Одновременно этот элемент памяти запомните число, поступающее на его вход с выхода входного вычитателя 8. Каждый вентиль 1 имеет управляющий двоичный вход, связанный с формирователем 1, и информационный числовой вход. При наличии сигнала 1 на управляющем входе вентиль 11 открыт, и число, поступившее на информационный вход, проходит на выход вентиля 11. При наличии сигнала О на управляюшем входе вентиль 11 закрыт, и на его выход проходит число О независимо от сигнала на информационном входе.Каждый ги-й разряд 7 вычислительного блока 2 на всех этапах работы устройства функционирует следующим образом. Обозначим через А; и В числа, получаемые соответственно с выходов входного 8 и выходного 10 вычитателей на 1-м такте сдвига. На вход умень шаемое входного вычитателя 8 на )-м такте сдвига поступает число В", с выхода выходного вычитателя 10. На вход вычитаемое входного вычитателя 8 на 1-м такте сдвига проходит либо число В, с выхода выходного вычитателя 10 (если вентиль 11 открыт), либо число О (если вентиль 11 закрыт), На выходе входного вычитателя 8 на 1-м такте обра610311 Ж 11 НИИГФилиа аказ 3036/49 Тираж Зп. Пс,тиис 1,Патент, г" кгород, ул. Проектная ем этапе работы устройства на вход уменьшаемое входного вычитателя 8 последовательно поступают числа Р, -Р Ра,Р, -Р,.В результате к концу третьего этапа в элементе памяти 9 записана разность А . Четвертый этап работы устройства продолжается и-тактов сдвига, Вентили 11 и 5 в течение всего этапа закрыты, вентиль 4 открыт. Блок 3 устанавливается таким образом, что знак числа, поступившего на вход в четном такте, изменяется. Числа, поступившие в нечетном так те, проходят на выход блока 3 без изменения.С учетом того, что при закрытом вентиле 11 каждый разряд вычислительного блока 2 изменяет знак проходящего через разряд числа, указанная работа блока 3 обеспечивает выдаг 5 чу на выход устройства (через открытый вентиль 11) контрольных символов в, в ввычисленных на предыдущих этапах.Если эти контрольные символы припис;. гь к информационным, то получим кодовую пос.- довательность в, в, в,а а,. Код, обра зованный из таких последовательностей, имеет кодовое расстояние и + 1. Это - максимально возможное кодовое расстояние в линейном коде с п проверочными символами. Расстояние и + 1 позволяет исправлять и/2 ошибок или оона 25 руживать п ошибок.Работа устройства при использовании его в процессе декодирования продолжается (к + п) тактов сдвига, в течение которых на вход устройства поступают последовательно символы а, а. а вв,, в(штрих указьвает, что ЗО некоторые из символов, возможно, искажены), Вентили 11 открыты, вентили 4 и 5 закрыты, В результате содержимое элементов памяти 9 оказывается таким, что на очередном, (к + п + + 1) такте сдвига на выходе выходного вычитателя 10 получаес число 1. Совокупность35 чисел 1., представляет собой синдром, позволяющий обнаружить и исправить ошибку.Формула изобретенияУстройство для кодирования кода Рида- Соломона с нечетным простым основанием, содержащее формирователь управляющих сигналов, выходы которого через вычислительный блок и непосредственно подключены к соответствующим входам блока изменения знака, выход которого подключен ко входу первого вентиля непосредственно, а ко входу вычслительного блока - через второй вентиль, причем ко вторым входам первого и второго вентилей подключены соответствующие выходы формирователя управляющих сигналов, отли чаюигееся тем, что, с целью повышения надежности путем упрощения вычислительного блока, введен блок запоминания основания кода, при этом один из дополнительных выходов формирователя управляющих сигналов через блок запоминания основания кода подключен к первому входу коррекции вычислительного блока, ко второму входу коррекции которого подключен другой дополнительный выход формирователя управляющих сигналов.2. Устройство ио и. 1, отличающееся тем, что вычислительный блок состоит из и раз. рядов, каждьй из которых состоит из входного вычитателя, выход которого непосредственно и через элемент памяти подключен к одним входам выходного вычитателя, выход которого через вентиль подключен ко второму входу входного вычитателя, причем другие входы выходного вычитателя являются соответственно первым и вторым входами коррекции, а второй вход вентиля - управляющим входом вычис- лительного блока.3. Устройство по п. 2, отличающееся тем, что выходной вычитатель состоит из последовательно соединенных блока памяти знака, вентиля и вычитателя из константы, при этом оба входа блока памяти знака являются управляющими входами, а вторые входы вычнтателя из константы и вентиля соответственно - входами вычитаемое и уменьшаемое выходного выч итател я.Источники информации, принятые во внимание ири экспертизе:1. Авторское свидетельство СССР443389, кл. Сг 06 Г 11/10, 1972.