Устройство для запуска логического анализатора

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИК 1794 1)4 ОПИС ИЕ ИЗО Т СВИДЕТЕЛЬСТ Н АВТОРСК т п ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИИ(56) Анализатор логических состоянийшестнадцатиканальный 806. Проспект2,3. 1 ЦООНТИ "Экос", 1978,Патент СИА4040025,кл. С 06 Г 3/ 14, опублик. 1977,(54)(57) УСТРОЙСТВО ДЛЯ ЗАПУСКА ЛоГИЧЕСКОГО АНАЛИЗАТОРА, содержащееблок распознавания параллельного кода, узел фиксации распознавания,триггер подготовки, блок синхронизации, блок цифровой задержки, узелсброса триггера подготовки, входыданных, вход внешнего синхросигнала,вход сигнала подготовки, выход сигнала запуска по коду, выход сигналазадержанного запуска, входы сигналовустановки цифровой задержки, входывнутренних синхросигналов и выходыкодовых разрядов цифровой задержки,причем входы данных устройства подключены к информационному входу блока распознавания параллельного кода,выход которого соединен с информационным входом узла фиксации распознавания, синхронизирующнй и управляющий входы которого соединены соответственно с первым выходом блокасинхронизации и с выходом триггераподготовки, выход узла фиксации распознавания соединен с выходом сигналазапуска по коду и с входом запускаблока цифровой задержки, установочныйвход которого соединен с входами сигналов установки цифровой задержки,синхровход блока цифровой задержки соединен с вторым выходом блока синхронизации и первым входом узла сброса триггера подготовки, а первый ивторой информационные выходы блокацифровой задержки соединены соответ-,ственно с выходами кодовых разрядовцифровой задержки устройства и выходом сигнала, задержанного запуска устройства, третий выход блока синхронизации соединен с синхровходом блокараспознавания параллельного кода,вход сигнала подготовки устройствасоединен с единичным входом триггераподготовки, вход внешнего синхрос)(гнала подключен к входу блока синхронизации, а второй и третий входы узла сброса триггера подготовки соединены с входамн внутренних синхросигналов устройства и с выходом сигналазадержанного запуска устройства соответственно, о т у и ч а ю щ е е с ятем, что, с целью расширения функциональных возможностей за счет обеспечения возможности запуска по заданному числу взаимосвязанных пар последовательных событий, в неговведены элемент 2 И-ИПИ и переключатель, при этом выход элемента2 И-ИЛИ подключен к первому входуриггера подготовки, пеРвый входервого элемента И элемента 2 И-ИЛИподключен к выходу узла сброса триггера подготовки, а первый и второйвходы второго элемента И элемента2 И-ИЛИ соединены соответственно свыходом узла фиксации распознаванияи с первым контактом переключателя,второй и третий контакты которогоподключены к входам "Логическая единица" и "Логический нуль" соответственно,1171При включенной и ненулевой цифро вой задержке и при подключении переключателя 8 к входу 16 "Логическая единица" выходной сигнал запуска по коду с выхода узла 2 фиксации распознавания через второй вход второго 55 элемента И элемента 7 устанавливает в "О" выходной сигнал триггера 5 подготовки. По очередному внешнему 1Изобретение относится к области радиоизмерительной техники и может быть использовано для запуска логических анализаторов различного класса и назначения. 5Целью изобретения является расширение Функциональных возможностей устройства за счет обеспечения возможности запуска по заданному числу взаимосвязанных пар последо О вательных событийНа Фиг. 1 изображено предлагаемое устройство для запуска логического анализатора; на Фиг. 2 - временные диаграммы, 15Устройство состоит из блока 1 распознавания параллельного кода, узла 2 Фиксации распознавания, блока 3 цифровой задержки, блока 4 синхронизации, .триггера 5 подготов ки, узла б сброса триггера подготовки, элемента 7 типа 2 И-ИЛИ, переключателя 8 режимов запуска, входов 9 данных, входа 10 внешнего синхросигнала, входа 11 сигнала подго товки, выхода 12 сигнала запуска по коду, выхода 13 сигнала задержанного запуска, входов 14 внутренних синхросигналов логического анализатора, входов 15 и 16 соответственно ЗО потенциалов Логический нуль" и "Логическая единица", входов 17 сигналов установки цифровой задержки, выходов 18 кодовых разрядов цифровой задержки.Устройство работает следующим образом.При отключенной или включенной, но установленной в "О" цифровой за - держке независимо от положения переключателя 8 работа предлагаемого устройства для запуска аналогична работе известного.При включенной и ненулевой цифровой задержке и при подключениии переключателя 8 режимов запуска к входу 15 "Логический нуль" работа предлагаемого устройства также аналогичндф работе известного. 794 сихросигналу последовательно во времени происходит увеличение отсчетацифровой задержки на единицу в блоке3 и переключение в "О" выходногосигнала узла 2 фиксации распознавания (так как выходной сигнал триггера 5 подготовки находится в состоянии логического О, запрещая фиксацию распознавания в узле 2).,Выходной сигнал узла 2, находящийся в состоянии логического "О,запрещает по всем последующим внешним синхросигналам отсчет цифровойзадержки блоком 3.Отсчет цифровой задержки продолжается при появлении на входах 11и 9 (при наличии внешнего синхросигнала на входе 10) очередной пары последовательных событий: сигнала подготовки и параллельного кода (запуска) соответственно,После окончания отсчета цифровойзадержки независимо от положения переключателя 8 режимов запуска по выходному сигналу блока 6 через вход первого элемента И элемента 7 триггер 5подготовки устанавливается в ООписанный принцип работы предлагаемого устройства иллюстрируетсядетальными временными диаграммами(для сравнения на фи г . 2 приведеныдетальные временные диаграммы Функционирования известного уст ройс тва) ,где 1 - внешний синхроси гнал ;12 - сигнал синхронизации блока13 цифровой задержки, получаемый содного из выходов блока 4 синхронизации;3 - сигнал синхронизации узла 2фиксациираспознавания, получаемыйс одного из выходов блока 4 синхронизации;4 - сигнал синхронизации блока 1распознавания, получаемый с блока 4синхронизации;5 - выходной сигнал распознава 1ния по коду блока 1 распознавания;6 - входной сигнал подготовки;7 - .выходной сигнал триггераподготовки предлагаемого изобретения;8 - выходной сигнал узла 2 Фиксации распознавания предлагаемогоизобретения (выходной сигнал запуска по коду схемы запуска);9 - выходной двоичный разрядкодовой "1" блока 3 цифровой задержки предлагаемого изобретения;з 1171710 - текущие десятичные показания отсчитываемой цифровой задержки блоком 3 предлагаемо.го изобретения;11 - выходной сигнал задержанного запуска предлагаемого изобретения; 5717 - выходной сигнал триггера подготовки известного устройства;8ч8 - выходнои сигнал запуска по коду известного устройстваФ9 - выходной двоичный разряд1 и тО кодовой ".1" блока 3 цифровой задержки известного устройства910 - текущее десятичное показание отсчитываемой цифровой задержки блоком 3 известного устройства 15Э11 - выходной сигнал задержанного зайуска известного устройства.Через К и И на диаграммах 10 и 10 обозначено текущее десятичное показание отсчитываемой цифровой за держки блоком 3 по схеме известного и предлагаемого изобретений соответственно. На диаграммах 1 , 2 ,и 3 через1 ф(К+1) и М обозначены порядковые номера внешнего синхросигнала, Цифровая задержка по предлагаемому решению отсчитывается по парам последовательных событий в виде сигнала под готовки (диаграммы 6 и 7 ) и сигна 1ла фиксации распознавания входного параллельного кода (диаграммы 3.1, 4, 5 и 8).Таким образом, в отличие от известного по предлагаемому изобретению при включенной и ненулевой цифровой задержке на выходе запуска по коду выходной сигнал запуска по коду длится до момента появления очередного входного синхросигнала; каждому единичному приращению счета цифровой задержки в блоке 3 цифровой задержки соответствует. пара последовательных событий, состоящая иэ входного сигнала подготовки и входного параллельного кода запуска.