Устройство для задержки цифровой информации с контролем

(59 4 С 11 С 19 ОПИСАНИЕ ИЗОБРЕТ ТВУ ДЕТ А ВТОРСНОМ д) олин, нченк ОСУДАРСТВЕННЫЙ НОМИТО ИЗОБРЕТЕНИЯМ И ОТНРИ ГКНТСССР(72) В.Н.Лацин, Е.Л,П В.П,Крапенко и В.А.Ми (53) 681.327.66(088.8 (56) Авторское свидет В 556495, кл. С:1 САвторское свидетел 9 1383324, кл. С 11 С (54) УСТРОЙСТВО ДЛЯ 3 ВОЙ ИНФОРМАЦИИ С КОН (57) Изобретение отн лительной технике и пользовано в устройс ельство СССР 11/00, 1977.ьство СССР9/00, 1987.АДЕРЖКИ ЦИФРОРОЛЕМосится к вычисможет быть иствах цифровой задержки информации. Целью изобретенияявляется повышение надежности устройства. Повышение надежности достигается за счет хранения информациив каждой ячейке накопителя с максимально возможной для нее точностью,не зависящей от состояния остальныхячеек накопителя, При зтом старшиеразряды информационного слова по каждому адресу хранятся в ячейке накопителя б или 7, что определяется работоспособностью ячейки соответствующего накопителя. Признак, указываюший на положение старшей части словадля каждой ячейки накопителей 6 и 7,хранится в накопителе 8. 1 ил.Изобретение относится к вычислительной технике и может быть исполь-зовано в устройствах цифровой,задержки информации.Целью изобретения является повышение надежности устройства, заключающееся в том, что каждая ячейка накопителя хранит свою информацию с максимально возможной для данной10ячейки точностью, не зависящей от состояния остальных ячеек накопителя.На чертеже приведена структурная схема устройства.Устройство содержит первый 1 и второй 2 блоки свертки, входной коммутатор 3, элемент ИЛИ 4, счетчик 5 адреса, первый - третий б - 8 накопители, ,выходной регистр 9, 1-триг" гер 10, третий блок 11 свертки, первый блок 12 сравнения, четвертый блок 13 свертки, второй блок 14 сравнения, выходной коммутатор 15, вход 16 синхронизации, информационные входы старших 17 и младших 18 разрядов, 25 информационные выходы 19 и выходы 20. сигнала ошибки старших разрядов, информационные выходы 21 и выход 22 сигнала ошибки младших разрядов.Устройство работает следующим образом.На информационные входы 17 и 18устройства поступает последовательность информационных слов, сопровождаемая синхроимпульсами на входе 16синхронизации устройства, причем вовремя первой половины такта происходит чтение информации иэ ячейки на" копителя, записанной К тактов назад,а во время второй - запись информа 4 Оции в эту же ячейку, которая, в своюочередь, будет считана через К тактов. Величина задержки К определяется коэффициентом пересчета счетчика 5, который под воздеиствием синхроимпульсов последовательно перебиД 5рает адреса накопителей 6-8.Старшие и младшие разряды записываются в накопители б и 7 вместе ссоответствующими контрольными разрядами, которые вычисляются первым 1и вторым 2 блоками свертки как суммапо модулю Р. Считанная из накопите"лей информация вместе с контрольнымиразрядами записывается в выходнойрегистр 9.55Третий 11 и четвертый 13 блокисвертки вместе с первым 12 и вторым14 блоками сравнения вырабатывают сигналы об ошибках в старшем и младшем полусловах.11 ри отсутствии отказов в накопителях 6 и 7 входной 3 и выходной 15 коммутаторы передают на свои выходы информацию без перекоммутации, т.е, старшие разряды заносятся в накопитель б, младшие - в накопитель 7.После задержки старшие разряды поступают на выход 19, младшие - на выход 21 .В случае отказа некоторой ячейки накопителя б, в которой хранятся старшие разряды, на выходе первого блока 12 сравнения появится сигнал "1", свидетельствующий об отказе, Этот сигнал будет записан. в следующем полутакте записи в третий, одноразрядный, накопитель 8. Одновременно с этим произойдет запись разрядов входного информационного слова по этому же адресу в накопители 6 и 7. Появление на управляющем входе входного коммутатора 3 сигнала "1" вызовет переключение коммутатора 3. В результате старшие разряды слова будут записаны в ячейку второго накопителя 7, а младшие - в ячейку первого накопителя 6, где в предыдущем полутакте чтения по этому же адресу была обнаружена неисправность.Таким образом, каждой ячейке накопителя 6 поставлена в соответствие ячейка одноразрядного накопителя 8 с таким же адресом, в которой хранится информация о работоспособности соответствующей ячейки накопителя 6. Если в ячейке накопителя 8 хранится ноль, то соответствующая ячейка накопителя.б исправна и в ней будут храниться старшие разряды, Если же в ячейке накопителя 8 хранится единица,то в соответствующей ячейке накопителя б существует неисправность и в нее будут заноситься младшие разряды, в то время как старшие разряды будут записаны в соответствующую исправную ячейку накопителя 7.В этом случае при чтении в 1"триггер 1 О из накопителя 8 будет считываться единица, которая будет управлять переключением выходного коммутатора, для восстановления правильного местоположения младших и стар" ших разряцов. Кроме того, этот сигнал через элемент ИЛИ 4 будет управ" лять записью следующего слова в эту3 14 же ячейку накопителей 6 и 7 в пере- коммутированном виде, т.е. вместо старших разрядов в накопитель 6 будут вновь записаны младшие разряды, Коммутаторы 3 и 15 коммутируют информацию вместе с соответствующими контрольными разрядами. Таким образом, за счет введения в устройство задержки цифровой ин" формации дополнительного накопителя элемента ИЛИ и Э-триггера обеспечивается сохранение в устройстве старших разрядщ информации при возникновении отказа, что приводит к увеличению надежности устройства. Формула и э обретениям Составитель А.ЯковлевТехред М.Ходанич Редактор О.Спесивых Корректор С.Шекмар Заказ 731/53 Тираж 558 Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб., д. 4/5Производственно-издательский комбинат "Патент", г,ужгород, ул. Гагарина,10 Устройство для задержки цифровой информации с контролем, содержащее четыре блока свертки, входной и выходной коммутаторы, счетчик адреса, первый и второй накопители, выходной регистр, два блока сравнения, причем счетный вход счетчика адреса соединен с входами управления записью/считыванием первого и второго накопителей, входом разрешения приема выходного регистра и является входом синхронизации устройства, выход счетчика адреса подключен к адресным входам первого и второго накопителей,с ,информационные и контрольные входы первого и второго накопителей подключены к соответствующим выходам входного коммутатора, первый и второй информационные входы которого соединены с входами первого и второго блоков свертки соответственно и являются входами соответственно старших и младших разрядов информации устройства, выходы первого и второго блоков свертки соединены с соответствующими входами контрольных разря 624244дов входного коммутатора, информационные и контрольные выходы первогои второго накопителей подключены ксоответствующим входам выходного регистра, первый и второй информационные выходы которого соединены с соответствующими входами выходного коммутатора и входами третьего и четвертого .блоков свертки соответственно,контрольные выходы которых соединеныс соответствующими входами первогои второго блока сравнения, входы которых соединены с контрольными выходами выходного регистра, первый ивторой информационные выходы выходного коммутатора являются выходамистарших и младших разрядов информации устройства соответственно, о тл и ч а ю щ е е с я тем, что, с целью повышения .надежности, в устройство введены третий накопитель, элемент ИЛИ и П-триггер, причем адресный вход третьего накопителя соеди 2 В нен с соответствующими входами первого и второго накопителей, информационный вход третьего накопителя соединен с управляющим входом входногокоммутатора и выходом элемента ИЛИ,второй вход которого соединен с управляющим входом выходного коммутатора и выходом Э-триггера, информационный вход которого соединен с выходом третьего накопителя, а входуправления записью/считыванием соедиЗБнен с соответствующими входами первого и второго накопителей, первыйвход элемента ИЛИ соединен с выходомпервого блока сравнения и первым4 О входом ошибки выходного коммутатора,, второй вход ошибки которого соединенс выходом второго блока сравнения,первый и второй выходы ошибки выходного коммутатора образует соответ 45ственно выходы сигналов ошибки старших и младших разрядов,