Запоминающее устройство

(51) 5 ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИПРИ ГКНТ СССР ОБРЕТЕНИЯ ОПИСАНИЕ ЬСТВ АВТО РСКО 1 . 2 (21) 4852185/24. Целью изобретения является повышение (22) 18.06.90.; ..: быстродействия запоминаащего устройст- (46) 30,07.92. Бюл, Ь 28,.: . .ва. Поставленная цель достигается тем, что (71) Научно-исследовательский институт мо- устройство содержит:третий йагрузочйый лекулярной электроники .резистор 17 и второй ограничительный диод (72) С,М.Игнатьев20. При смене выбранного элемента 1 памя- (56) Валиев К.А., Орликовский А.А. Интег- ти через резистор. 17 протекает дополниральные схемы памяти на биполярных тран- тельный ток, который снижает уровень зисторных структурах, М.: Сов,радио, 1979, базового напряжения трайзисторов 13 и 14. с.115, рис.4,23 В результате потенциал базы открытогоАвторское свидетельство СССРтранзистора вновь выбранного элемента М 1361630, кл. 6 11 С 11/40, 1986; памяти превысит базовый уровень транзи-. (54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО . сторов 13 и 14 раньше. Это ускоряет про- (57) Изобретениеотносится к вычислитель- цесс формирования .информационной ной технике, а точнее к запоминающим уст- разности потенциаловна разрядных шинахройствам на биполярных транзисторах. Д 10 и 11 запоминающегоустройства,2 ил,10 расположение уровня опорного напряжения и логических напряжений в элементе памяти стабильно в условиях различных де 20 25 30 35 40 50 55 Изобретение относится к вычислительной технике, а именно к запоминающим устройствам на биполярных транзисторах.Известны запоминающие устройства,содержащие в качестве накопителя информации матрицу элементов памяти, каждыйиз которых состоит из двух транзисторов сперекрестно связанными базовыми и коллекторными выводами.Недостатком указанных устройств является их низкая надежность функционирования, вызванная наличием возможностирассогласования уровней напряжений вэлементах памяти и уровня опорного напряжения считывания при разбросе параметров элементов памяти.Наиболее близким к предлагаемому является запоминающее устройство, содержащее элементы памяти, каждый изкоторых состоит из двух ключевых транзисторов, двух нагрузочных резисторов, первого и второго ограничительных диодов,катоды которых соединены с первыми выводами первого и второго нагрузочных резисторов соответственно, базами второго ипервого ключевых транзисторов соответст-.венно и коллекторами первого и второгоключевых транзисторов соответственно, иколлекторами первого и второго ключевыхтранзисторов соответственно первые эмиттеры которых обьединены и являются выводомпитания элемента памяти, анод первогоограничительного диода является входомвыборки элемента памяти и соединен с анодом второго ограничительного диода и вторыми выводами первого и второгонагрузочных резисторов, вторые эмиттерыпервых и вторых ключевых транзистороввсех элементов памяти подключены к первой и второй разрядным шинам устройствасоответственно, блок компенсации пара метров, состоящий из двух ключевых тран- .зисторов, двух нагрузочных резисторов,компенсирующего резистора и первого ограничительного диода, анод которого является входом выборки устройства и соединенспервым выводом первого нагрузочного резистора, второй вывод которого соединен спервым выводом компенсирующего резистора и первым выводом второго нагрузочного резистора, второй вывод которогосоединен с катодом первого ограничительного диода и коллекторами первого и второго ключевых транзисторов, эмиттерыкоторых соответственно подключены к первой и второй разрядным шинам устройства,а базы соединены с вторым выводом компенсирующего резистора,Функциональная надежность устройства-прототипа достигается за счет зквивалентности блока компенсации параметрови элементов памяти, что позволяет получить высокую степень соответствия уровня опорного напряжения на базах ключевых транзисторов блока компенсации параметров уровням логических напряжений на базах ключевых транзисторов в выбранном элементе памяти. Конструкция блока компенсации параметров такова, что взаимное стабилизирующих воздействий в установившемся режиме считывания, однако нарушается при переходном процессе во время смены элемента памяти. Это приводит к снижению быстродействия особенно в случае, когда переключение ранее выбранного элемента памяти в режиме хранения происходит быстрее, чем процесс выборки нового элемента памяти. При этом в течение достаточно длительного периода времени уровень на базах ключевых транзисторов блока компенсации параметров, сохраняя свое положение, установившееся в статическом режиме, оказывается выше логических уровней в преждевыбранном элементе, памяти, уже перешедшем в режим хранения, и в еще не выбранном подлежащем считыванию элементе памяти, На разрядных шинах запоминающего .устройства в течение этого периода устанавливаются одинаковые уровни напряжений, формируемые ключевыми транзисторами блока компенсации параметров, что и приводит к увеличению задержки появления нового информационного сигнала,Целью изобретения является повышение быстродействия. Поставленная цель достигается тем, чтов запоминающем устройстве, содержащем элементы памяти, каждый из которых состоит из двух ключевых транзисторов, двух нагрузочных резисторов, первого и второго ограничительных диодов, катоды которых соединены с первыми выводами первого и второго нагрузочных резисторов соответственно, базами второго и первого ключевых транзисторов соответственно и коллекторами первого и второго ключевых транзисторов соответственно, первые эмиттеры которых объединены и являются выводомпитания элемента памяти, анод первого ог- .раничительного диода является входом выборки элемента памяти и соединен с анодомвторого ограничительного диода и вторымивыводами первого и второго нагрузочных резисторов, вторые эмиттеры первых и вторых ключевых транзисторов всех элементов памяти подключены к первой и второй разрядным шинам устройства соответственно, параметров, состоящий из двух ключевых блок компенсации параметров, состоящий транзисторов 13 и 14, трех нагрузочных реиз двух ключевых транзисторов, двух нагру- зисторов 15, 16 и 17, компенсирующего резочных резисторов, компенсирующего ре- зистора 18 и двух ограничительных диодов зистора, первого ограничительного диода, 5 19 и 20, аноды которйх соединены с первйм анод которого является входом выборки ус- выводом первого нагрузочного резистора тройства и соединен с первым выводом пер-15 и являются входом 21 выборки устройствого нагрузочного резистора; второй вывод ва, Второй вывод нагрузочного резистора которого соединен с первым выводом ком соединен с первым вйводом компенсирупенсирующего резистора и первым выво ющего резистора 18 и первыми выводами дом второго нагрузочного резистора, второго и третьего нагрузочных резисторов второй вывод которого соединен с катодом 16 и 17, вторые выводы которых соединены первого ограничительного диода и коллек- с катодами первого и второго ограничитель- тором первого ключевого транзистора, ных диодов 19 и 20 соответственно и коллекэмиттер которого подключен к первой раз торами первого и второго ключевых рядной шине устройства, а база соединена " транзисторов 13 и 14. Эмиттеры последних с вторым выводом компенсирующего рези- подключены к первой и второй разрядным стора и базой второго ключевого трайзисто- шинам 10 и 11 устройства соответственно, а ра; эмиттер которого подключен к второйбазы соединены с вторым выводом компенразрядной шине устройства, в блок компен сирующего резистора 18.сации разброса параметров введены третий . Запоминающее устройство работает нагрузочный резистор и второй огранйчи- следующим образом,тельнцй диод, анод которого соединен с Каждый элемент 1 памяти представляет анодом первого ограничительного диода, а собой ВЯ - триггер ЭСЛ-типа, В режиме хракатод - с коллектором второго ключевого 25 нения информации состояйия триггеров- транзистора и первым выводом третьего на- элементов 1 памяти - поддерживаются за грузочного резистора, второй выводкоторого счет протекания в нйх токов, поступающих соедийен с первым выводом компенсирую- в элементы 1 памяти через выводы 8 пита- щего резистора " . ния. В режимезаписи информации выборка. На фиг,1 изображена принципиальная 30 нужного элемента 1 памяти осуществляется электрическая схема запоминающего уст- посредством повышения потенциала на соройства; на фиг.2 - временйые диаграммыответствующем входе 9 выборки, Для уста- логических напряжений в элементах памяти новки выбранного элемента 1 памяти в и блоках компенсации параметров при сме- требуемое состояние в одну из разрядных не элементов памяти в предлагаемом уст шин 10 и 11 включается ток записи. Ток ройстве и устройстве-прототипе записи включается в ту разрядную шину 10Запоминающее устройство содержит или 11,ккоторойподключенвторойэмиттер элементы 1 памяти, каждый из которых со-ключевого транзистора 2 или 3 выбранного стоит из двух ключевых транзисторов 2 и 3, . элемента 1 памяти, у которого в соответстдвух нагрузочных резисторов 4 и 5 и первого 40 вии с поступающей информацией в резульи второго ограничительных диодов 6 и 7, тате записи на базе должен установиться катоды которых соединенй с первыми выво- высокий потенциал, Уровень напряжения дами первого и второго нагрузочных рези- на входе" 21 выборки устройства равен насторов 4 и 5 соответственно, базами второго пряжению на входах 9 выборки невйбрани первого ключевых транзисторов 3 и 2 со ных элементов 1 памяти, Этот уровень в ответственно и коллекторами первого и вто- режиме записи информации находится нирого ключевых транзисторов 2 и 3 же нижнего уровня напряжения на базах соответственно, первые эмиттвры которых ключевых транзисторов 2 и 3 выбранного объедийены и являются выводом 8 питания . элемента 1 памяти, Таким образом, среди элемента 1 памяти. Анод первого ограничи транзисторов 2, 3, 13 и 14, эмиттеры кото- тельного диода 6 является входом 9 выбор- рых подключены к разрядной шине 10 или ки элемента 1 памяти и соединен с анодом .11 с включенным током записи, самый высо- второго ограничительного диода 7 и вторы-: кий потенциал на базе имеет транзистор 2 ми выводами первого ивторого нагрузоч- или 3 выбранного элемента 1 памяти при ных резисторов 4 и 5. Вторые эмиттеры,55 любом его состоянии и, следовательно, ток первых и вторых ключевых транзисторбв 2 записи ответвляется в эмиттер этого трани 3 всех элементов 1 памяти подключены к зистора 2 или 3, что приводит к установке первой и второй разрядным шинам 10 и 11 выбранного элемента 1 памяти в требуемое устройства соответственно, В состав уст- состояние. В режиме считывания информаройства входит также блок 12 компенсации ции выборка элемента 1 памяти осуществляется так же, как в режиме записи. На входе 21 выборки устройства устанавливается напряжение, равное напряжению на входе 9 выборки выбранного элемента 1 памяти, В обе разрядные шины 10 и 11 включаются токи считывания. Ток считывания, включенный в узел, соответствующий второму эмиттеру транзистора 2 или 3 выбранного элемента 1 памяти с низким уровнем напряжения на базе, протекает в эмиттере соответствующего ключевого транзистора 13 или 14 блока 12 компенсации параметров, так как в момент включения тока считывания этот транзистор имеет самый высокий базовый потенциал. Ток считывания, включенный в узел, соответствующий транзистору 2 или 3 выбранного элемента 1,памяти с высоким базовым потенциалом;"по Завершении формирования уровня напряжения на базах транзисторов 13 и 14 полностью протекает в выбранный элемент 1 памяти, В результате ойисанного распределения токов считывания на разрядных шинах 10 и 11 формируются логические напряжения в соответствии с состоянием выбранного элемента 1 памяти. На шйке 10 или 11, где ток считывания протекает в транзистор 13 или 14 блока 12 компенсации параметров, формируется напряжение низкого логического уровня, равное напряжению на базе транзисторов 13 и 14 минус напряжение между базой и эмиттером соответствующего транзистора 13 или 14, а на другой разрядной шине 10 или 11 - напряжение высокого логического уровня, равное высокому базово му уровню в выбранном элементе 1 памяти минус напряжение между базой и эмиттером соответствующего транзистора 2 или 3., Блок 12 компенсации параметров выполняет две функции, формирование информационной разности потенциалов на разрядных шинах 10 и 11 и предотвращение включения хотя бы части тока считывания взакрытый транзистор 2 или 3 выбранного элемента 1 памяти, которое может привести к самопроизвольному его Опрокидыванию, При формировании базового напряжения транзисторов 13 и 14 ток считывания, включенный в блок 12 компенсации параметров, разделяется на базовый и коллекторный токи проводящего его транзистора 13 или 14.Если это транзистор 13, коллекторный ток протекает в-цепи из последовательных резисторов 15 и 16 и параллельно подключенного к ним диода 19, а если транзистор 14 - в цепи из резисторов 15 и 17 и диода 20.Базовый ток транзисторов 13 и 14 при любой считываемой информации протекает в общий узел резисторов 15-18 через резистор 18. Такое распределение токов проис 10 ходит вследствие того, что в условиях обычного для транзисторов 13 и 14 нормального активного режима, при котором коллекторкый ток по величине превосходит базовый, открыт только тот из диодов 19 и 20, который подключен к коллектору транзистора 13 или 14, проводящего ток считывания, другой диод 19 или 20 при этом закрыт, так как напряжение на нем, формируемое делителем нарезисторах 15, 16 и 17, равно части необходимого для отпирания напряжения.На основании приведенного описания работы запоминающего устройства для рассматриваемых уровней напряжений получе 15 ны следующие выраженияОб 1 =09 В 4 60) Обо =09 - Одэп; (2)Обк = 021 (ОДБК В 156 )В 15В 15 + В 16 20- (815 + В 18)16 с Р)где 061 и Обо - соотВетственно Высокий и низкий уровни на базах транзисторов 2 и 3 выбранного элемента 1 памяти;09 - напряжение на входе 9 выборки 25 элемента 1 памяти, выбранного для считывания;В 4 - номинальное сопротивление нагрузочных резисторов 4 и 5 элементов 1 памяти;30 В 15 - номинальное сопротивление первого нагрузочного резистора 15 блока 12компенсации параметров;В 16 - номиналькое сопротивление второго и третьего нагрузочных резисторов 16 35 и 17 блока 12;В 1 в - номинальное сопротивление компенсирующего резистора 18;б - базовый ток открытых транзисторов2 и 3 выбранного элемента 1 памяти и тран-, 40 зисторов 13 и 14 блока 12 компенсации параметров;Одэп и ОдБК- соответственно напряжения на открытом диоде 6 или 7 выбранногоэлемента 1 памяти и открытом диоде 19 или 45 20 блока 12 компенсации параметров;Обк - напряжение на базах транзисторов 13 и 14 блока 12 компенсации параметров;021 - напряжение на входе 21 выборки 50 устройства, в режиме считывания информации 021=09Наиболее оптимальное выполнениеобеих функций блоками 12 компенсации параметров достигается, когда базовое напря жениетранзисторов 13 и 14 - Обк занимаетсреднее положение между высоким и низким уровнями напряжений в выбранномэлементе 1 памяти. Для обеспечения такогосоотношекия уровней достаточно эквиваОК 1 + ОКО О 9 - ( Одэп + В 41 б ) Й Я 0 лентности транзисторов 2, 3, 13 и 14 поэлектрйческим параметрам, эквивалентности диодов 6, 7 и 19, 20, равенства номинального сопротивления резисторов 15, 16и 17 половине номинального сопротивления резисторов 4 и 5 и равенства номинального сопротивления резистора 18 четвертиноминального сопротивления резисторов 4и 5, Данное утверждение легко проверить,подставив в выражения (1), (2) и (3) указанные соотношения сопротивлений, Так какВ 15=В 16=В 4/2, В 16=В 4/4, а ОДБк=ОДэп,Обк =О 9 ОДЭП -В 4 - ) --- В 41 б, (4)Вб 1 32 2 4. 15 полусумма высокого и низкого базовых напряжений в выбранном элементе 1 памяти Сопоставив выражения (5) и (4) после приведения подобных членов, легко видеть, что их правые части тождественны.Запоминающее устройство допускает 25 смену элементов 1 памяти в режиме считывания. При этом после того, как напряжение на преждевыбранном входе 9 опустится до. такой степени, что высокий базовый уровень напряжения в преждевыбранном эле менте 1 памяти сравняется с уровнем напряжения на базах транзисторов 13 и 14, ток считывания, ранее полностью протекавший в элементе 1 памяти, начинает ответвляться в блок 12. В результате появления 35 дополнительного тока в резисторе 15 снижается уровень базового напряжения транзисторов 13 и 14. Минимальный уровень этого напряжения достигается, когда в блоке 12 протекают оба тока считывания. 40 О бкмин = 09 - 1, ОДБК - 2 Р 151 б ) 2 Р 15 2 Р 15 + Р 16- 2 ( Й 15 + В 18)16(6)45Подставив в выражение (6) принятые соотношения номинальных сопротивлений РеэистоРов, легко Установить, что Обкмин смещен относительно номинального значе- . ния Обна величину одной шестой от логи ческого перепада в выбранном элементе 1 памяти. Опускание базового уровня гранзисторов 13 и 14 йри смене элементов 1 памяти приводит к более раннему пересечению этогоуровня.повышающимся высоким базо вым уровнем элемента 1 памяти (фиг,2). Это ускоряет процесс формирования информационной разности потенциалов на разрядных шинах 10 и 11 устройства и,следовательно, позволяет уменьшить время задержки выборки и сократить продолжительность. пребывания запоминающего устройства в процессе смены адреса,когда на его разрядных шинах 10 и 11 устанавливаются одинаковые уровни напряжения, что воспринимается последующими логическими каскадами как неопределенное состояние.Таким образом, ускорение процесса формирования логических напряжений на разрядных шинах запоминающего устройства повышает быстродействие при смене элементов памяти в режиме считывания информации.Формула изобретения Запоминающее устройство, содержащее элементы памяти, каждый из которых состоит из двух ключевых транзисторов, двух нагрузочных резисторов, первого и второго ограничительных диодов, катоды которых соединены с первыми выводами первого и второго нагрузочных резисторов соответственно, базами второго и первого ключевых транзисторов соответственно и коллекторами первого и второго ключевых транзисторов соответственно, первые эмиттеры которых объединены и являются выводом питания элемента памяти, анод первого ограничительного диода является входом выборки элемента памяти и соединен с анодом второго ограничительного диода и вторыми выводами первого и второго нагрузочных резисторов; вторые эмиттеры первых и вторых ключевых транзисторов . всех элементов памяти подключены к первой и второй разрядным шинам устройства соответственно, блок компенсации разброса параметров, состоящий из двух ключевых транзисторов, двух нагрузочных резисторов, компенсирующего резистора, первого ограничительного диода, анод которого является входом выборки устройства и соединен с первым выводом первого нагрузочного резистора, второй вывод которого соединен с первымвыводом компенсирующего резистора и первым выводом второго нагрузочного резистора, второй вывод которого соединен с катодом первого ограничительного диода и коллектором первого ключевого транзистора, эмиттер которого подключен к первой разрядной шине устройства, а база соединена с вторым выводом компенсирующего резистора и базой второго ключевоготранзистора, эмиттер которого подключен к второй разрядной шине устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства, блок компенсации разброса параметров содержит третий нагрузочный резистор1751816 оставитель С,Корол ехред М.Моргентал Редактор А.Лежнин Корректор Н,Ревская Заказ 2695 ВНИИПИ Госудзрс ТиражПодписноенного комитета по изобретениям и открытия3035, Москва.Ж, Раушская наб 45 ри ГКНТ СС кий комбинат "Патент", г. Ужгород, ул,Гагарина, 10 раизводственно-издате и второй ограничительный диод, анод которого соединен с анодом первого ограничительного диода, а катод - с коллектором второго ключевого транзистора и первым выводом третьего нагрузочного резистора, второй вывод которого соединен с первым выводом компенсирующего резистора,5